特許
J-GLOBAL ID：200903042493518062
マルチプレクサ,及びデマルチプレクサ
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-204577
公開番号（公開出願番号）：特開平9-055667
出願日： 1995年08月10日
公開日（公表日）： 1997年02月25日
要約：
【要約】【課題】 プロセスパラメータ変動や温度変動などによりその回路を構成する素子等の遅延時間が変動しても、正常な動作を行うことができるマルチプレクサ,及びデマルチプレクサを提供することを目的とする。【解決手段】 第1段が1/4CLKをクロック入力として、並列データを直列データに変換する2:1マルチプレクサブロック1,2からなり、第2段が1/2CLKをクロック入力とする2:1マルチプレクサブロック3からなり、最終出力段が高速クロックCLKをクロック入力とするリタイミング用D-フリップフロップ4からなるマルチプレクサの、上記D-フリップフロップ4のデータ入力側に制御回路30と接続された可変遅延回路10を設けるとともに、そのデータ出力側にこのデータ出力をモニタするモニタ手段20を設ける構成とした。
請求項（抜粋）：
最終出力段である第n段(nは2以上の自然数)は、クロック入力とその前段から入力される1本の直列データとを同期させて出力するリタイミング用D-フリップフロップを有するものであり、第j段(j=1,...,n-1:jは自然数)は、その各々が、入力されるm本(mは2以上の自然数)の並列データを上記クロック入力を分周して得られた分周クロック入力を用いて1本の直列データに変換する複数のD-フリップフロップをそれぞれ有する,mn-j-1 個のマルチプレクサブロックを有するものであり、上記第j段のmn-j-1 個の各マルチプレクサブロックは、この各マルチプレクサブロックからそれぞれ出力される直列データが、次段に1本のデータとして入力されるよう、次段と接続されており、上記第2段ないし第n段のデータ入力側,上記第1段ないし第n-1段の分周クロック入力側,または上記第n段のクロック入力側のいずれかに、データ入力,分周クロック入力,またはクロック入力を可変の遅延時間で遅延させることのできる可変遅延回路が設けられていることを特徴とするマルチプレクサ。
IPC (2件)：
FI (2件)：
H03M 9/00 B
, H03K 17/00 F
