特許
J-GLOBAL ID：200903042496250338
同期逓倍クロック信号生成回路
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-221553
公開番号（公開出願番号）：特開2000-059183
出願日： 1998年08月05日
公開日（公表日）： 2000年02月25日
要約：
【要約】【課題】 基準クロック信号に同期した周波数逓倍信号を出力する同期逓倍クロック信号生成回路の出力信号の位相誤差を低減する。【解決手段】 本発明の同期逓倍クロック信号生成回路は、直列に接続された複数のディレイラインと、最終段のディレイラインの出力と基準信号との位相比較を行なう位相比較器110と、位相比較結果に応じて制御カウント信号を生成するカウンタ120および遅延制御回路130と、制御カウント信号に応じて各ディレイラインの遅延時間を設定するデコード回路とを備える。制御カウント信号は、各ディレイラインに対して共通に設定される共通カウントデータと、各ディレイラインの遅延時間を独立に設定するための補助カウントデータとを含む。
請求項（抜粋）：
基準クロック信号に同期した逓倍周波数信号を出力する同期逓倍クロック信号生成回路であって、前記基準クロック信号に同期した信号を出力するための同期遅延手段を備え、前記同期遅延手段は、互いに直列に接続され、設定された遅延時間に応じて入力信号を遅延して出力する第1複数個の遅延手段を含み、前記基準クロック信号と前記同期遅延手段の出力である帰還信号との位相差を比較する位相比較手段と、前記位相比較手段により検出された位相誤差に基づいて、前記位相誤差を補償するための補償制御量を第1複数個の遅延手段の各々に分散して分配し、前記同期遅延手段の遅延量を制御する遅延制御手段と、前記第1複数個の遅延手段の出力を受けて、逓倍周波数の信号を生成する逓倍手段とをさらに備える、同期逓倍クロック信号生成回路。
IPC (5件)：
H03K 5/00
, G06F 1/06
, H03K 5/135
, H03K 5/15
, H03L 7/18
H03K 5/00 M
, H03K 5/135
, G06F 1/04 312 A
, H03K 5/15 G
, H03L 7/18 Z
