特許
J-GLOBAL ID：200903042524390345
ダイナミックランダムアクセスメモリのクラウンタイプキャパシタに関する方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-103252
公開番号（公開出願番号）：特開平11-284139
出願日： 1998年03月11日
公開日（公表日）： 1999年10月15日
要約：
【要約】 (修正有)【課題】 DRAMにおける大容量のクラウン型キャパシタの製造方法を提供する。【解決手段】 メモリ装置構造体と基板上に第1絶縁層30とエッチング封止層が形成され、これら両層を貫通して接続孔が形成され、接続孔内を充填するようにポリシリコンプラグ42が形成される。エッチング封止層とプラグ上に平面化層44が形成され、プラグを露出させるようにクラウン孔が平面化層に形成される。第1ポリSi層50がエッチング封止層、プラグ42、及び第1平面化層の残り部分44A上に蒸着される。第1ポリSi層50上にBPSG、SiO2、フォトレジスト等からなる犠牲層54が形成され、クラウン孔が充填される。平面化層44A上の第1ポリSi層50の露出部分を除去するため、犠牲層と第1ポリSi層はエッチバックされ、犠牲層は選択除去されクラウン状記憶電極棒42,50ができ、その上に容量絶縁膜と上部電極が形成されDRAMが完成する。
請求項（抜粋）：
メモリディバイスのためのクラウンキャパシタを製造するための方法であって、(a)半導体ディバイス製造のディバイス区域を離れようとするところで、基板の表面上に選択的に隔離区域を形成する段階と、(b)上記基板ディバイス区域内に上記ディバイス構造体を形成し、そのディバイス構造体は上記基板にキャパシタ接続点接触地帯を含んだ構成としておく段階と、(c)上記ディバイス構造体と上記基板上に第一絶縁層を形成する段階と、(d)上記第一絶縁層上にエッチング封止層を形成する段階と、(e)上記基板上の上記キャパシタ接続点接触地帯を露出させるため、上記エッチング封止層と上記第一絶縁層を通して接続点接触孔を形成する段階と、(f)上記キャパシタ接続点接触地帯と電気的及び機械的に接触させながら上記接続点接触孔を満たすプラグを形成する段階と、(g)上記エッチング封止層と上記プラグ上に平面化層を形成する段階と、(h)上記プラグと上記エッチング封止層の周辺部を露出させながら上記平面化層にクラウン孔を形成し、そのクラウン孔は上記平面化層の残り部分により輪郭形成されるようにする段階と、(i)上記クラウン孔を部分的に充填させながら上記エッチング封止層、上記プラグ、及び第一平面化層の残り部分上に第一ポリシリコン層を蒸着させる段階と、(j)上記第一ポリシリコン層上に犠牲層を形成しこれにより上記クラウン孔を充填する段階と、(k)上記平面化層の上記残り部分上の上記第一ポリシリコン層を露出させるため上記犠牲層の上部を取り除くが、上記犠牲層の上記上部部分は、エッチングバックと化学的機械的研磨から成るグループから選択されたプロセスによって取り除かれる段階と、(l)上記平面化層の上記残り部分の上部上の上記第一ポリシリコン層の露出部を取り除く段階と、(m)上記犠牲層の残り部分と上記平面化層を選択的に取り除き、それによりクラウン状記憶電極棒を形成する段階と、(n)上記クラウン状記憶電極棒上にキャパシタ誘電層と上部電極棒を形成する段階、から構成されていることを特徴とする方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
