特許
J-GLOBAL ID：200903042585829501
DRAMインターフェース回路
発明者：
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出願人/特許権者：
代理人 (1件)：
宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-043742
公開番号（公開出願番号）：特開2002-244919
出願日： 2001年02月20日
公開日（公表日）： 2002年08月30日
要約：
【要約】【課題】 比較的単純な回路構成で、低優先のアクセスが占有して高優先のアクセスが待たされる時間を短くし、各アクセス系統におけるFIFOバッファの段数を少なくする。【解決手段】 調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号を発生するタイミング発生部17を設け、タイミング発生部17において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミングを生成するとともに、サンプル/ホールド制御信号を生成し、アービタ部16において、タイミング発生部17より生成したサンプル/ホールド制御信号に応じて1アクセスサイクル毎にアクセス調停を行い、複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行う。
請求項（抜粋）：
ページモードアクセスを有するDRAMを駆動するDRAMインターフェース回路であって、複数のアクセス系統の調停を行うアービタと、前記アービタによる調停の可能期間および不能期間を設定するサンプル/ホールド制御部とによって構成されたアービタ部と、前回のアクセス時と次回のアクセス時とで行アドレスの一致を検出する行アドレス一致検出回路と、前回のアクセス時と次回のアクセス時とでリードライトの切り替わりを検出するリードライト切り換わり検出回路と、前回のアクセス時の動作モードを記憶する前状態記憶回路と、前記行アドレス一致検出回路、前記リードライト切り換わり検出回路および前記前状態記憶回路の出力をデコードして次回のアクセス時の動作モードを設定する所定の数値を生成するデコーダと、前記デコーダから出力される数値を初期値としてDRAMクロックをカウントするタイミング発生カウンタとから構成され、前記タイミング発生カウンタのカウント値に応じて前記DRAMへのアクセスタイミングを発生させるとともに、調停の可能タイミング/不可能タイミングを示すサンプル/ホールド制御信号を発生するタイミング発生部とを備え、前記タイミング発生部において、前回のアクセス時の動作モード、行アドレス一致検出結果およびリードライト切り換わり検出結果に基づき次回の動作モードを決定してアクセスタイミングを生成するとともに、サンプル/ホールド制御信号を生成し、前記アービタ部において、前記タイミング発生部より生成したサンプル/ホールド制御信号に応じてアクセス調停を行い、前記複数のアクセス系統を構成する周辺回路のアドレスカウンタおよびデータバスの制御を行うようにしたことを特徴とするDRAMインターフェース回路。
IPC (4件)：
G06F 12/02 590
, G06F 12/00 550
, G06F 12/00 570
, G06F 12/00 571
G06F 12/02 590 B
, G06F 12/00 550 E
, G06F 12/00 570 A
, G06F 12/00 571 A
