特許

J-GLOBAL ID：200903042594577370

埋め込み配線の形成方法

発明者： 佐竹 光成 ,  西尾 幹夫 ,  村上 友康
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-013777
公開番号（公開出願番号）：特開平10-214834
出願日： 1997年01月28日
公開日（公表日）： 1998年08月11日
要約：

【要約】【課題】 絶縁膜に発生するエロージョンを低減すると共に、化学機械研磨によって絶縁膜の表面にキズができないようにする。【解決手段】 半導体基板11上に堆積された酸化膜12の上に、チタン膜14、窒化チタン膜15及びタングステン膜16を順次堆積する。タングステン膜16及び窒化チタン膜15に対して、タングステン膜16に対する研磨速度がチタン膜14に対する研磨速度よりも大きい研磨剤を用いて第1の研磨工程を行なって、チタン膜14を残存させると共にスルーホール13の外部に堆積されているタングステン膜16及び窒化チタン膜15を除去する。次に、チタン膜14に対して、チタン膜14に対する研磨速度が酸化膜12に対する研磨速度と同程度以上である研磨剤を用いて第2の研磨工程を行なって、タングステン膜16よりなるプラグ17を形成すると共に酸化膜12を完全に露出させる。

請求項（抜粋）：

基板上に絶縁膜を堆積する絶縁膜堆積工程と、前記絶縁膜におけるプラグ又は配線が形成される領域に凹部を形成する凹部形成工程と、前記絶縁膜の上における前記凹部を含む領域に下層の導電膜を堆積する下層導電膜堆積工程と、前記下層の導電膜の上における前記凹部を含む領域にプラグ又は配線の主材料よりなる上層の導電膜を堆積する上層導電膜堆積工程と、前記上層の導電膜に対して、前記下層の導電膜に対する研磨速度が前記上層の導電膜に対する研磨速度よりも小さい研磨速度選択比を有する第1の研磨剤を用いて、前記上層の導電膜が前記凹部の領域を除いて除去される一方前記下層の導電膜が残存するように化学機械研磨を行なう第1の研磨工程と、前記下層の導電膜に対して、前記下層の導電膜に対する研磨速度が前記絶縁膜に対する研磨速度に比べて同程度以上である第2の研磨剤を用いて、前記下層の導電膜が前記凹部の領域を除いて完全に除去される一方前記絶縁膜が残存するように化学機械研磨を行なう第2の研磨工程とを備えていることを特徴とする埋め込み配線の形成方法。

IPC (4件)：

H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/304 321 ,  H01L 21/304

FI (4件)：

H01L 21/88 K ,  H01L 21/28 301 R ,  H01L 21/304 321 P ,  H01L 21/304 321 M

引用特許：

審査官引用 (1件)

• パターニングされた絶縁体層内に金属ラインを形成する方法
  公報種別：公開公報   出願番号：特願平9-181491   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション