特許

J-GLOBAL ID：200903042610768784

半導体パッケージ

発明者： 高橋 孝 ,  小岩 馨
出願人/特許権者： 株式会社東芝
代理人 (1件)： 須山 佐一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-073880
公開番号（公開出願番号）：特開平9-266265
出願日： 1996年03月28日
公開日（公表日）： 1997年10月07日
要約：

【要約】【課題】 従来BGAパッケージでは、パッケージの外部接続端子と半導体素子との配線接続に多層セラミック回路基板を用いていたが、多層セラミック回路基板は構造が複雑であり、その作製にも複雑且つ多くの工程を要する。このため半導体パッケージの外部接続端子の多端子化、狭ピッチ化が望まれるなかで、小形で低価格化な半導体パッケージを提供することについては困難さを増しつつある。【解決手段】 パッケージの外部接続端子18と半導体素子11との配線接続にテープキャリア16のリード配線16bを用いることにより、小形で製造が容易な多端子・高密度配線型の半導体パッケージを提供でき、また、断面寸法のバラツキの少ない配線が一貫して得られ、電気的特性の向上を図ることができる。また、TABテープ16をパッケージの外部接続端子18と半導体素子11との間に最短の配線長で接続することで、配線抵抗をより小さくすることができ、配線抵抗による信号遅延をより短縮でき、電気的特性の向上を図れる。

請求項（抜粋）：

半導体素子を搭載したセラミックス基板と、前記半導体素子に一端が接続された複数のリード配線を有し、これらリード配線の他端部を形成した部位が前記セラミックス基板表面に接合されたテープキャリアと、前記テープキャリア上の前記各リード配線の他端部に各々形成された外部接続端子とを具備することを特徴とする半導体パッケージ。

IPC (2件)：

H01L 23/12 ,  H01L 21/60 311

FI (2件)：

H01L 23/12 L ,  H01L 21/60 311 R