特許

J-GLOBAL ID：200903042629788077

マイクロプロセッサ制御装置

発明者： 久保沢 元
出願人/特許権者： 富士通株式会社
代理人 (1件)： 土橋 皓
公報種別：公開公報
出願番号（国際出願番号）：特願平5-233768
公開番号（公開出願番号）：特開平7-093152
出願日： 1993年09月20日
公開日（公表日）： 1995年04月07日
要約：

【要約】【目的】 演算命令を解読する命令デコード部と、当該演算命令のオペランドを保持するオペランド保持部と、演算命令を実行する複数個の演算ユニットとを有し、1サイクル毎に所定個数の命令の実行が可能なマイクロプロセッサ制御装置に関し、高速かつ効率良く命令実行を行うことを目的とする。【構成】 転送された演算命令及びオペランドを待機させるとともに、実行可能な演算命令が前記所定個数以下転送されている場合には当該演算命令及びオペランドの選択、実行可能な演算命令の個数が前記所定個数より多く転送されている場合には前記所定個数分の演算命令及びオペランドのプログラム順に従う選択、並びに、選択した演算命令及びオペランドについて各演算ユニットへの発行を行う命令待機部を有するように構成する。

請求項（抜粋）：

演算命令を解読する命令デコード部(20)と、当該演算命令のオペランドを保持するオペランド保持部(30)と、当該演算命令を実行する複数個の演算ユニット(101 〜10n )とを有し、1クロックサイクル毎に所定個数の命令の実行が可能なマイクロプロセッサにおいて、命令デコード部(20)から転送された演算命令及びオペランドを待機させるとともに、実行可能な演算命令が前記所定個数以下転送されている場合には当該演算命令及びオペランドの選択、実行可能な演算命令が前記所定個数より多く転送されている場合には前記所定個数分の演算命令及びオペランドのプログラム順序に従う選択、並びに、選択した演算命令及びオペランドについて各演算ユニット(101 〜10n )への発行を行う命令待機部(40)を有することを特徴とするマイクロプロセッサ制御装置。

IPC (2件)：

G06F 9/38 370 ,  G06F 9/38 310