特許
J-GLOBAL ID：200903042717276604
MOS型トランジスタ及びその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平10-126524
公開番号（公開出願番号）：特開平11-330459
出願日： 1998年05月08日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】 容易に製造することができ、耐圧性を向上させることができると共に、電流駆動力を大きくすることができるMOS型トランジスタ及びその製造方法を提供する。【解決手段】 半導体基板1の表面に形成された第1ゲート絶縁膜5及びこれよりも薄い膜厚を有する第2ゲート絶縁膜2との上に、ゲート電極8を選択的に形成する。このとき、ゲート電極8のドレイン側の端部は膜厚が厚い第1ゲート絶縁膜5の上に位置するように、ゲート電極8をパターン形成する。次に、P型半導体基板1の表面にN型不純物をイオン注入する。このとき、低濃度N型ソース領域14及び低濃度N型ドレイン領域15を形成する場合には、第1ゲート絶縁膜5を貫通するようにイオン注入条件を選択し、高濃度N型ソース領域6及び高濃度N型ドレイン領域7を形成する場合には、第1ゲート絶縁膜5を貫通しないようにイオン注入条件を選択する。
請求項（抜粋）：
第1導電型の半導体基板と、この半導体基板の表面に選択的に形成された第2導電型のソース領域及びドレイン領域と、前記ドレイン領域に接触して前記ソース領域寄りの位置に形成され前記ドレイン領域よりも低い不純物濃度を有する第2導電型の低濃度ドレイン領域と、前記ソース領域と前記低濃度ドレイン領域との間に形成されたチャネル領域と、前記チャネル領域及び低濃度ドレイン領域の上に選択的に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜に接触して前記半導体基板上に形成され前記第1ゲート絶縁膜よりも薄い膜厚を有する第2ゲート絶縁膜と、前記第1及び第2ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極のドレイン領域側の端部が前記第1ゲート絶縁膜上に位置していると共に、前記低濃度ドレイン領域のソース領域側の端部が前記第1ゲート絶縁膜の下に位置していることを特徴とするMOS型トランジスタ。
IPC (2件)：
FI (2件)：
H01L 29/78 301 W
, H01L 29/78 301 P
