特許
J-GLOBAL ID：200903042777283448

不揮発性半導体メモリ装置およびその駆動方法

発明者：
加藤 有光

加藤 有光 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平8-143924
公開番号（公開出願番号）：特開平9-326200
出願日： 1996年06月06日
公開日（公表日）： 1997年12月16日
要約：
【要約】【目的】 強誘電体容量をゲート部に有するメモリにおいて、電源オン時にデータを回復できるようにする。リフレッシュ機能により蓄積電荷を補償する。【構成】 強誘電体容量素子1の一方の電極はFET2のゲートに接続され、その接続部4は、コントロールラインCLによって制御され、一方の端子が電位付与配線DLに接続されたスイッチング素子3に接続される。容量素子1の他方の電極はワード線WLに接続され、FET2のソースは共通電位線GLに、ドレインはビット線BLに接続される。読み出しはビット線BLにより電圧を印加しドレイン電流による電圧変化を検出することによって行う。書き込みはビット線BLとワード線WL間に電圧を印加して行う。定期的に読み出し/書き込みを行ってリフレッシュする。電源オン時には、ワード線WLより容量素子1に電圧を印加し、分極反転が生じたか否かによって電源オフ前のデータを判別する。
請求項（抜粋）：
強誘電体容量素子と、該強誘電体容量素子の一方の電極にゲート電極が接続された電界効果トランジスタと、第1および第2の端子と制御ゲート端子とを有し前記電界効果トランジスタのゲート電極に第2の端子が接続されたスイッチング素子と、を有するメモリセルをマトリックス状に配置してなるメモリ装置であって、前記強誘電体容量素子の他方の電極がワード線に接続され、前記電界効果トランジスタのソースが共通電位端子に、そのドレインが直接または制御ゲート端子が第2のワード線に接続された第2のスイッチング素子を介して第1のビット線に接続され、前記スイッチング素子の第1の端子が第2のビット線に接続され、その制御ゲート端子が前記ワード線と平行に走る制御線に接続されていることを特徴とする不揮発性半導体メモリ装置。
IPC (7件)：
G11C 16/06 ,  G11C 11/22 ,  H01L 27/115 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5件)：
G11C 17/00 309 Z ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/10 434 ,  H01L 29/78 371
引用特許：
審査官引用 (3件)

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