特許
J-GLOBAL ID：200903042794547238
欠陥救済用LSIとメモリ装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-170207
公開番号（公開出願番号）：特開平8-016486
出願日： 1994年06月29日
公開日（公表日）： 1996年01月19日
要約：
【要約】 (修正有)【目的】 搭載されたDRAMの不良の救済を可能としたLSIの提供、及び組み立て後に発生したDRAMの不良を救済できるメモリ装置を提供する。【構成】 DRAMと同じアドレス及び制御用の入力インターフェイス部と、複数のDRAMにより構成されるメモリ装置に対応した入出力インターフェイス部と、DRAMのチップアドレスとX系の不良アドレスとを記憶する不揮発性の記憶回路3と、入力されたXアドレス信号と記憶回路の不良アドレスとの比較一致信号によりワード線が選択され、Yアドレスに信号よりカラム選択が行われるSRAMにより構成された冗長救済用RAM部4と、冗長用RAM部のデータ入出力バスをデータ入出力端子と接続させる選択部6と、それに対応した入出力回路を活性化させるデータ入出力部7と、不良とされたDRAMの出力端子をハイインピーダンス状態にさせる信号を出力させるマスク部8により欠陥救済用LSIを構成する。
請求項（抜粋）：
ダイナミック型RAMと同じアドレス及び制御用の入力インターフェイス部と、複数からなるダイナミック型RAMにより構成されるメモリ装置のデータバスに対応した入出力インターフェイス部と、ダイナミック型RAMの実質的なチップアドレスとX系の不良アドレスとが電気的に書き込み可能であって実質的に不揮発化された記憶回路と、上記入力インターフェイス部により取り込まれたXアドレス信号と上記記憶回路の不良アドレスとの比較一致信号によりワード線が選択され、上記入力インターフェイス部により取り込まれたYアドレス信号によりカラム選択が行われるスタティック型RAMにより構成された冗長救済用RAM部と、かかる冗長用RAM部のデータ入出力バスを、不良のチップアドレスに対応した入出力回路と接続させる選択部と、不良とされたダイナミック型RAMに対応したデータバスに接続される入出力回路を選択的に活性化させるデータ入出力部と、上記不良とされたダイナミック型RAMの出力端子を読み出し動作のときにハイインピーダンス状態にさせる制御信号を出力させるマスク部とを備えてなることを特徴とする欠陥救済用LSI。
IPC (2件)：
G06F 12/16 310
, H01L 21/82
