特許

J-GLOBAL ID：200903042839712740

論理回路の遅延時間算出方法

発明者： 相 沢 智 哉 ,  林 博 之
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-310505
公開番号（公開出願番号）：特開平7-160743
出願日： 1993年12月10日
公開日（公表日）： 1995年06月23日
要約：

【要約】【目的】論理回路のシミュレーションの際に、ステップ毎に論理回路の動作状態に基づく消費電力を算出し、消費電力による温度の変化から各基本セルの出力遅延時間を算出することにより、実際にLSIを使用する場合の動作をより正確に確認することができる論理回路の遅延時間算出方法の提供。【構成】自動配置配線終了後のレイアウトパターンを一定単位で論理的に区切り少なくとも1つ以上の領域に分割し、論理回路の動作状態に基づく消費電力を算出し、前記消費電力に伴うジャンクション温度を算出し、前記ジャンクション温度に伴う各基本セルの出力遅延時間を算出することを前記領域毎かつ論理シミュレーションのステップ毎に行うことにより、上記目的を達成する。

請求項（抜粋）：

自動配置配線終了後のレイアウトパターンを一定単位で論理的に少なくとも1つ以上の領域に分割し、論理回路の動作状態に基づく消費電力を前記領域毎に算出し、前記消費電力に伴うジャンクション温度を前記領域毎に算出し、前記ジャンクション温度の変化に伴う各基本セルの出力遅延時間を算出することを論理シミュレーションのステップ毎に行うことを特徴とする論理回路の遅延時間算出方法。