特許

J-GLOBAL ID：200903042878921747

半導体装置の製造方法

発明者： 木村 真美 ,  大谷 成元
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-181761
公開番号（公開出願番号）：特開平7-038061
出願日： 1993年07月23日
公開日（公表日）： 1995年02月07日
要約：

【要約】【目的】 高誘電率薄膜の形成方法に関し,高誘電率薄膜中のフッ素の量を減少させ,キャパシタの片方の電極となる基板との界面に生ずるSiO2膜の膜厚増加が防止でき, キャパシタの容量低下を抑制する。【構成】 半導体基板上に誘電体膜と該半導体の酸化膜を順に成膜する工程と,次いで, 該半導体基板を熱処理して該誘電体膜を結晶化する工程と,次いで, 該酸化膜を除去する工程とを有する。

請求項（抜粋）：

半導体基板上に誘電体膜と該半導体の酸化膜を順に成膜する工程と,次いで, 該半導体基板を熱処理して該誘電体膜を結晶化する工程と,次いで, 該酸化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 27/04 C ,  H01L 27/10 325 J