特許
J-GLOBAL ID：200903042879259266

半導体装置

発明者：
中 村 和 敏

中 村 和 敏 について

, 
川 口 雄 介

川 口 雄 介 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (5件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2005-045501
公開番号（公開出願番号）：特開2006-237066
出願日： 2005年02月22日
公開日（公表日）： 2006年09月07日
要約：
【課題】 DC-DCコンバータにおいてローサイド側のセルフターンオンを防止し、ダイオードの逆回復電流を減らし、スイッチング損失を低減する。【解決手段】 第1導電型の半導体基板12、その表面に形成された第1導電型半導体層13、その表面に形成された第2導電型ベース層14、半導体層13とベース層14を貫いて基板12に達する複数分離して形成されたトレンチ15の壁面に形成されたゲート絶縁膜16、トレンチ15底部に形成された第2の絶縁膜26、トレンチ15内部に設けらたゲート電極17、ベース層14の表面に形成された第1導電型ソース領域18、ベース層14の表面に選択的に形成された第2導電型ベースコンタクト領域19を備え、絶縁膜26のゲート電極17と半導体基板12間の厚さは、ゲート絶縁膜16のゲート電極17とベース層14間の厚さより厚く、トレンチ15の幅は隣接するトレンチ15との間隔よりも大きくなっている。【選択図】 図1
請求項（抜粋）：
第1導電型半導体基板と、前記半導体基板の表面に形成された第1導電型半導体層と、前記第1導電型半導体層の表面に形成された第2導電型ベース層と、前記第1導電型半導体層および前記第2導電型ベース層を貫いて前記半導体基板に達するように複数分離して形成されたトレンチの内壁面に沿って形成されたゲート絶縁膜と、前記トレンチ底部に形成された絶縁膜と、前記トレンチの内部に設けられて前記ゲート絶縁膜および前記絶縁膜により前記半導体基板、前記第1導電型半導体層および前記第2導電型ベース層から絶縁されたゲート電極と、前記第2導電型ベース層の表面でかつ前記ゲート絶縁膜に隣接して形成された第1導電型ソース領域と、前記第2導電型ベース層の表面に選択的に形成された第2導電型ベースコンタクト領域と、を備え、前記絶縁膜における前記ゲート電極と前記半導体基板との間の厚さは、前記ゲート絶縁膜における前記ゲート電極と前記第2導電型ベース層との間の厚さよりも厚く形成されると共に、前記トレンチの幅は隣接するトレンチとの間隔よりも大きいことを特徴とする半導体装置。
IPC (1件)：
H01L 29/78
FI (3件)：
H01L29/78 652K ,  H01L29/78 652F ,  H01L29/78 653C
引用特許：
出願人引用 (4件)
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