特許

J-GLOBAL ID：200903042939923284

不揮発性半導体メモリ装置及びそれのフェイルビット数検出方法

発明者： 鄭 宰 ▲ヨン▼ ,  李 城 秀
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-354569
公開番号（公開出願番号）：特開2002-197898
出願日： 2001年11月20日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 不揮発性半導体メモリ装置に/からデータをプログラムする/リードする家庭で発生するフェイルビット数を正確にカウントし、収率を向上させる。【解決手段】 フェイルビット検出ブロック、フェイルビットカウンタ及びラッチブロック、データ出力バッファブロックを含む。フェイルビット検出ブロックはフェイルビット検出命令信号に応じて動作し、列選択回路によって選択されたデータビットがフェイルビットを含むかを判別し、判別結果に従うフェイルフラグ信号を出力する。フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを貯蔵する。データ出力バッファブロックはフェイルビット読み出し命令信号の活性化区間の間、前記フェイルコードを読み出しイネーブル信号に同期して、入出力ピンを通じて外部に出力する。

請求項（抜粋）：

行と列のマトリックス形態に配列されたメモリセルのアレイを有する不揮発性半導体メモリ装置において、行アドレスに応じて前記行のうち1つを選択する行デコーダ回路と、前記選択された行のメモリセルにプログラムされたデータを感知し、感知されたデータを臨時に貯蔵する感知増幅回路と、列アドレスに応じて前記列の一部を選択し、選択された列に対応するデータビットを出力する列選択回路と、フェイルビット検出命令信号に応じて入出力ピンを通じて外部から提供される予想データビットを取り込む予想データ入力バッファ回路と、前記フェイルビット検出命令信号に応じて動作し、前記列選択回路によって選択されたデータビットがフェイルビットを含むかを判別して、判別の結果に従うフェイルフラグ信号を出力するフェイルビット検出回路と、このフェイルビット検出回路からのフェイルフラグ信号に応じて前記選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを出力するフェイルビットカウント及びラッチ回路とを含むことを特徴とする不揮発性半導体メモリ装置。

IPC (4件)：

G11C 29/00 673 ,  G11C 16/02 ,  G11C 16/06 ,  G11C 17/00

FI (4件)：

G11C 29/00 673 Z ,  G11C 17/00 D ,  G11C 17/00 636 B ,  G11C 17/00 601 Z

Fターム (18件)：

5B003AC07 ,  5B003AD04 ,  5B003AE04 ,  5B025AA01 ,  5B025AD05 ,  5B025AD16 ,  5B025AE09 ,  5L106AA10 ,  5L106BB01 ,  5L106BB11 ,  5L106DD03 ,  5L106DD12 ,  5L106DD24 ,  5L106DD25 ,  5L106EE03 ,  5L106FF01 ,  5L106FF05 ,  5L106GG05

引用特許：

審査官引用 (3件)

• 特開昭64-014797
  
• 特開平4-315900
  
• 特開平3-102274