特許

J-GLOBAL ID：200903042991355944

クロックスキュー低減回路

発明者： アシュラフ・ケイ・タクラ
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平7-239412
公開番号（公開出願番号）：特開平8-116241
出願日： 1995年09月19日
公開日（公表日）： 1996年05月07日
要約：

【要約】【目的】 設計ルールの構造化された集合体や複数のクロック分配経路に起因する信号遅延の変動量の推定を必要とすることなくクロックスキューを低減する。【構成】 クロックスキュー低減回路において、複数の位相エラー補正回路の後段に、複数の位相エラー補正信号を平均化する平均化手段を設けた。この位相エラー補正回路は、位相検出回路11と、その後段に設けられたチャージポンプ17とからなる。この位相検出回路11の入力端子12にはシステムクロックが入力されるようになっている。また、平均化手段は、ループフィルタ18と遅延線19とからなる。遅延線19の出力信号は、負荷に供給されるとともに、各位相検出回路11の入力にフィードバックされるようになっている。また、負荷に供給された信号は、位相検出回路11の他の入力にフィードバックされるようになっている。

請求項（抜粋）：

複数のクロック分配経路に沿った遅延の変動を平均化することによりデスティネーション負荷におけるクロック信号をシステムクロックに同期させるためのクロックスキュー低減回路であって、以下の構成を有することを特徴とするクロックスキュー低減回路。(a)システムクロック信号を受け取る第1の入力端子。(b)各々が、位相を調節したクロック信号を対応する負荷デバイスに供給するための基端および先端を有する複数のクロック信号導線部材。(c)各々が前記第1の入力端子に結合され、また、前記複数のクロック信号導線部材の異なる1つの基端に結合された複数の位相エラー補正信号生成回路であって、各々が負荷デバイスにそれぞれ対応し、また、対応する任意の遅延に対して位相補正を提供する複数の位相エラー補正信号を生成するための複数の位相エラー補正信号生成回路。(d)前記複数の位相エラー補正信号生成回路と前記第1の入力端子と前記複数のクロック信号導線部材とに結合された平均化手段であって、位相を調整された実質的に同一の複数のクロック信号で、各々が前記複数のクロック信号導線部材の異なる1つに結合され、また、各々が複数の位相エラー補正信号の平均を組み込んだ複数のクロック信号を生成するための平均化手段。

IPC (3件)：

H03K 5/00 ,  H03K 5/06 ,  H03K 19/0175

FI (2件)：

H03K 5/00 K ,  H03K 19/00 101 N