特許

J-GLOBAL ID：200903043012147305

基板処理方法および塗布膜形成方法

発明者： 堀 真也
出願人/特許権者： 東京エレクトロン株式会社
代理人 (1件)： 高山 宏志
公報種別：公開公報
出願番号（国際出願番号）：特願2001-276395
公開番号（公開出願番号）：特開2003-086491
出願日： 2001年09月12日
公開日（公表日）： 2003年03月20日
要約：

【要約】【課題】 欠陥数の少ない塗布膜を得る基板処理方法と塗布膜形成方法を提供する。【解決手段】 半導体ウエハへのレジスト膜の形成工程は、レジスト液をウエハに塗布する第1工程と、レジスト液をウエハ全体に拡げて所定の膜厚に調整する第2工程と、レジスト膜が形成されたウエハを所定の温度で熱処理する第3工程とを有する。この第3工程において、レジスト液に含まれる溶剤の量に応じて、熱処理温度または熱処理時間または昇温パターンを設定することによって、レジスト膜に生成する欠陥数を低減させる。例えば、最初から目的温度でベークする方法(STD)よりも、目的温度よりも低い温度でのベーク後に目的温度でさらにベークする方法(ステップベーク)を用いることで、欠陥数が低減される。

請求項（抜粋）：

塗布膜が形成される基板の表面に対して施される基板処理方法であって、前記塗布膜の形成に先立って、前記基板の表面に、波長180nm〜250nmの紫外線を30秒〜50秒照射して、前記基板の表面の欠陥数を減少させることを特徴とする基板処理方法。

IPC (7件)：

H01L 21/027 ,  B05D 1/40 ,  B05D 3/00 ,  B05D 3/02 ,  B05D 3/06 102 ,  G03F 7/09 501 ,  G03F 7/38 501

FI (10件)：

B05D 1/40 A ,  B05D 3/00 F ,  B05D 3/02 B ,  B05D 3/02 Z ,  B05D 3/06 102 Z ,  G03F 7/09 501 ,  G03F 7/38 501 ,  H01L 21/30 563 ,  H01L 21/30 564 D ,  H01L 21/30 566

Fターム (31件)：

2H025AA18 ,  2H025AB16 ,  2H025DA17 ,  2H025FA01 ,  2H096AA25 ,  2H096CA01 ,  2H096DA01 ,  4D075AC64 ,  4D075AC79 ,  4D075AC91 ,  4D075AC92 ,  4D075AC96 ,  4D075BB21Z ,  4D075BB23X ,  4D075BB46X ,  4D075BB56X ,  4D075BB65X ,  4D075BB69X ,  4D075BB92Y ,  4D075BB93X ,  4D075BB95X ,  4D075DA08 ,  4D075DC22 ,  4D075EA45 ,  4D075EB51 ,  5F046HA01 ,  5F046JA02 ,  5F046JA03 ,  5F046JA09 ,  5F046JA22 ,  5F046KA04