特許

J-GLOBAL ID：200903043032168503

ダイナミックRAMの制御回路

発明者： 南場 茂之
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 田澤 博昭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-201846
公開番号（公開出願番号）：特開平6-028850
出願日： 1992年07月07日
公開日（公表日）： 1994年02月04日
要約：

【要約】【目的】 ダイナミックRAMのリフレッシュ時における大電流消費を抑え、また、上記リフレッシュ時でも、プロセッサからのアクセスを同時に並行して実施可能にする。【構成】 アービタ5により幾つかのブロックに分割したバンク毎にダイナミックRAMを制御することで、システムの全ダイナミックRAMが一括リフレッシュするのを回避可能にし、また、プロセッサ8からのアクセス要求とリフレッシュ要求が重なっても、ダイナミックRAMのリフレッシュ動作とプロセッサ8からのアクセスを同時に並行して実施させる。

請求項（抜粋）：

プロセッサの制御下でリフレッシュされ、複数ブロックのダイナミックRAMバンクからなるダイナミックRAMアレイと、上記プロセッサからのアドレスより上記ダイナミックRAMアレイの選択信号およびバンク情報を生成するアドレスデコーダと、上記ダイナミックRAMバンクを一定周期でリフレッシュするリフレッシュ要求信号を生成するリフレッシュタイマと、上記ダイナミックRAMアレイのリフレッシュアドレスとリフレッシュのバンク情報を生成するリフレッシュアドレスカウンタと、上記アドレスデコーダおよびリフレッシュアドレスカウンタからの各バンク情報の一致を検出するバンク一致検出部と、該バンク一致検出部が上記各バンク情報の一致を検出したとき、上記プロセッサのアクセス要求を一時保持し、上記各バンク情報に対応するバンク選択信号を、上記リフレッシュアドレスや制御タイミング信号などとともに、アドレス制御マルチプレクサの対応するマルチプレクサバンクへ出力して、そのマルチプレクサバンクに対応する上記ダイナミックRAMバンクにリフレッシュ動作を実行させるアービタとを備えたダイナミックRAMの制御回路。

IPC (2件)：

G11C 11/406 ,  G06F 12/00 550

引用特許：

審査官引用 (2件)

• 特開昭61-122994
  
• 特開昭61-096597