半導体装置

発明者：
出願人/特許権者：
代理人 (1件)：佐藤強
公報種別：公開公報
出願番号（国際出願番号）：特願平10-043447
公開番号（公開出願番号）：特開平11-243199
出願日： 1998年02月25日
公開日（公表日）： 1999年09月07日
要約：

【要約】【課題】ゲート領域及びソース領域をリング状に形成する場合に、外部要因によりゲート電位が不安定になる事態を防止できて動作信頼性の向上を実現できるようにすること。【解決手段】 SOI基板1の単結晶シリコン層4には、LDMOS5を形成するために、N+拡散層14及びドリフト層15により成るドレイン領域16並びにその周囲に同心状にレイアウトされたリング状のN型ソース層11及びNチャネル12が設けられると共に、シリコン酸化膜18中にリング状ゲート19が設けられる。シリコン酸化膜18上には、ソース用導電性膜20、ゲート用導電性膜、ドレイン領域のための電極膜22が第1アルミにより設けられる。層間絶縁膜としてのシリコン酸化膜23上には、電極膜22と接続されたドレイン用導電性膜24が第2アルミにより設けられる。ドレイン用導電性膜24とリング状ゲート19とがオーバーラップする部分には、ソース用導電性膜20と一体のシールド用導電性膜25が当該ゲート19を覆った状態で設けられる。

請求項（抜粋）：

半導体基板(1)に横型MOSFET構造(5、5′)を形成するために、当該半導体基板(1)上にドレイン領域(16)並びにこのドレイン領域(16)の周囲に同心状にレイアウトされたリング状のチャネル領域(12)及びソース領域(11)を設けると共に、前記チャネル領域(12)と対応した位置にリング状ゲート(19)を設け、前記ドレイン領域(16)から引き出されたドレイン用導電性膜(24)を、前記半導体基板(1)の表面に形成された層間絶縁膜(23)上に前記リング状ゲート(19)とオーバーラップした状態で配置して成る半導体装置において、前記ドレイン用導電性膜(24)及びリング状ゲート(19)がオーバーラップする部分に、固定的な電位が印加されるシールド用導電性膜(25)を当該ゲート(19)を覆った状態で配置したことを特徴とする半導体装置。

FI (2件)：

H01L 29/78 301 X , H01L 29/78 652 P

引用特許：

審査官引用 (12件)

特開平2-002173
特開平2-197172
特開昭50-114182

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