特許

J-GLOBAL ID：200903043080639550

デバイスにおける電力制御方法及びその装置

発明者： ウェア,フレデリック・エイ ,  ガスバロ,ジェイムズ・エイ ,  ディロン,ジョン・ビイ ,  グリフィン,マシュウ・エム ,  バース,リチャード・エム ,  ホロヴィッツ,マーク・エイ
出願人/特許権者： ランバス・インコーポレーテッド
代理人 (1件)： 山川 政樹 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平7-500705
公開番号（公開出願番号）：特表平9-500463
出願日： 1994年05月13日
公開日（公表日）： 1997年01月14日
要約：

【要約】本発明は、CMOS回路に入力されるクロックをイネーブル/ディスエーブルすることによってCMOS回路の電力消費量を最小にするための電力制御回路に関する。位相ロック・ループ(PLL)又は遅延ロック・ループ(DLL)は、構成部品の容量性負荷及び構成部品負荷に匹敵するダミー負荷を駆動する。構成部品に入力されるクロックを制御するために待機ラッチが設けられる。待機状態では、クロック信号は構成部品には提供されないが、PLL/DLLは引続き動作してダミー負荷を駆動する。こうして、回路の電力をオンにすることが望まれるときには、待機ラッチがリセットされ、クロック信号が構成部品に提供され、これによって僅かな待ち時間で構成部品がオンに切り替わる。

請求項（抜粋）：

クロック信号によって駆動されるとき電力を消費するメモリ及び論理を含み、外部クロック信号を受け取り、使用中でないとき電力消費量を減少させる回路を含む構成部品において、前記の回路が、 外部クロックを受け取り、外部クロックに同期した内部クロック信号を発生させるタイミング発生器と、 待機信号とクロック信号とを入力として受け取る少なくとも1つの第1論理ゲート手段と、 外部クロック信号を受け取り、構成部品のメモリ及び論理の少なくとも1つのクロック負荷に比例するダミー・クロック負荷を駆動するフィードバック・ループであって、タイミング発生器に結合されて、タイミング発生器を動作させるために必要な内部クロック信号のフィードバックを与えるフィードバック・ループと、 構成部品の少なくとも一部分の電力を減少させるために、第1状態の第1電力制御信号を入力として受け取り、電力制御信号を受け取ると第1論理ゲート手段に入力される待機信号を発生させ、それによってクロック信号が構成部品のメモリ及び論理の少なくとも一部分に入力されないようにし、メモリ及び論理の少なくとも一部分の動作を遮断し、それによってメモリ及び論理によって消費される電力を遮断し、第2電力制御信号を受け取ると第2状態の待機信号を発生させ、クロック信号をイネーブルして動作すべきメモリ及び論理を駆動させることができる少なくとも一つの待機ラッチとを含み、 フィードバック・ループがダミー・クロック負荷を駆動することでタイミング発生器の動作が待機モードに影響されず、その結果待機モードの切替えを行う際に受ける待ち時間が最小となる構成部品。

IPC (3件)：

G06F 1/32 ,  H03K 19/00 ,  H03K 19/0175

FI (3件)：

G06F 1/00 332 Z ,  H03K 19/00 A ,  H03K 19/00 101 N