特許

J-GLOBAL ID：200903043091882430

デジタル乗算回路

発明者： 折原 旬一
出願人/特許権者： 川崎製鉄株式会社
代理人 (1件)： 高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-183263
公開番号（公開出願番号）：特開平5-006265
出願日： 1991年06月27日
公開日（公表日）： 1993年01月14日
要約：

【要約】【目的】 用いられているCMOS型デジタル乗算器の演算中の消費電流の低減を図り、よってデジタル乗算回路全体での消費電力量をも低減する。【構成】 ゼロ判別手段10は、乗数Xと被乗数Yとの少なくとも一方の値がゼロであることを判別する。タイミング手段12は、前記ゼロ判別手段10でゼロであると判別された場合には、CMOS型デジタル乗算器20での演算を停止させる。乗算結果ゼロ手段14は、前記ゼロ判別手段でゼロであると判別された場合には、乗算結果を強制的にゼロにする。従って、乗数Xと被乗数Yとの少なくとも一方の値がゼロである場合には、消費電力の大きいCMOS型デジタル演算器20での演算を行わないようにする。これにより、デジタル乗算回路全体の消費電力量の低減を図る。

請求項（抜粋）：

2進数の乗数と2進数の被乗数とを入力し、これら乗数と被乗数との乗算結果を出力するCMOS型デジタル乗算器を用いたデジタル乗算回路において、前記乗数と前記被乗数との少なくとも一方の値がゼロであることを判別するゼロ判別手段と、該ゼロ判別手段でゼロであると判別された場合には、乗算結果を強制的にゼロにする乗算結果ゼロ手段と、前記ゼロ判別手段でゼロであると判別された場合には、前記CMOS型デジタル乗算器での演算を停止させるタイミング手段と、を備えたことを特徴とするデジタル乗算回路。