特許

J-GLOBAL ID：200903043102063933

MESFETおよびその製造方法

発明者： ジョン トワイナム
出願人/特許権者： シャープ株式会社
代理人 (3件)： 山崎 宏 ,  前田 厚司 ,  仲倉 幸典
公報種別：公開公報
出願番号（国際出願番号）：特願2003-284022
公開番号（公開出願番号）：特開2005-051165
出願日： 2003年07月31日
公開日（公表日）： 2005年02月24日
要約：

【課題】 短チャネル効果が抑制され、かつピンチオフ電圧(Vp)が高い高性能のMESFETを提供すること。【解決手段】 基板11の上にチャネル層13を最上層として含む第1半導体層12,13を備える。チャネル層13の上にチャネル層13とは組成が異なる第2半導体層19を備える。第2半導体層19の上にソースオーミック電極16、ゲートショットキ電極17、およびドレインオーミック電極18を備える。第2半導体層19のうちゲートショットキ電極17とチャネル層13との間に挟まれた部分は、第2半導体層19のうちゲートショットキ電極17の両外側に相当する部分よりも厚い半導体リッジ部15を構成している。【選択図】図1

請求項（抜粋）：

基板の上にチャネル層を最上層として含む第1半導体層を備え、上記第1半導体層の上に上記チャネル層とは組成が異なる第2半導体層を備え、上記第2半導体層の上にソースオーミック電極、ゲートショットキ電極、およびドレインオーミック電極を備えたMESFETにおいて、 上記第2半導体層のうち上記ゲートショットキ電極と上記チャネル層との間に挟まれた部分は、上記第2半導体層のうち上記ゲートショットキ電極の両外側に相当する部分よりも厚い半導体リッジ部を構成していることを特徴とするMESFET。

IPC (2件)：

H01L21/338 ,  H01L29/812

FI (1件)：

H01L29/80 Q

Fターム (23件)：

5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM07 ,  5F102GM08 ,  5F102GN04 ,  5F102GR04 ,  5F102GR06 ,  5F102GR10 ,  5F102GS03 ,  5F102GS04 ,  5F102GS06 ,  5F102GT01 ,  5F102GT03 ,  5F102GV08 ,  5F102HB07 ,  5F102HC01 ,  5F102HC15

引用特許：

審査官引用 (3件)

• 特開昭63-090865
  
• 特開平1-187978
  
• 特開昭60-014477