特許
J-GLOBAL ID：200903043103925041

同期型半導体記憶装置

発明者：
高井 康浩

高井 康浩 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平6-212082
公開番号（公開出願番号）：特開平8-055471
出願日： 1994年08月12日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】 複数のビット構成の同期型半導体記憶装置の消費電力を低減すること。【構成】 ×4ビット構成品の場合には、内部アドレスの上位9ビットA1', ...A8', A9'でメモリブロック60〜63をアクセスし、下位1ビットA0'でI/O選択回路70〜73を制御する。つまり、最下位ビットA0'と最上位ビットA9'とを交換する。他方、×8ビット構成品の場合には、内部アドレスの下位9ビットA0',A1',...,A8'でメモリブロック60〜63をアクセスする。
請求項（抜粋）：
連続的に変化するm(m=2、3、...)ビットの内部アドレス(A<SB>0</SB>'、A<SB>1</SB>'、...)を発生する内部アドレス発生手段(1、4)と、n(n<m、n=1、2、...)ビットのアドレスでアクセスされ、2<SP>n </SP>組の内部データ線(D<SB>0</SB>〜D<SB>7</SB>)を有するメモリ部(60〜63)と、2<SP>n </SP>組のデータ入出力ピン(P<SB>0</SB>〜P<SB>7</SB>)と、第1のモード状態においては、前記mビットの内部アドレスのnビットで前記メモリ部をアクセスし、前記mビットの内部アドレスの他の(m-n)ビットで前記2<SP>n </SP>組の内部データ線の1組を選択して前記2<SP>n </SP>組のデータ入出力ピンの特定組に接続することにより×Mビットメモリとして作用させ、他方、第2のモード状態においては、前記mビットの内部アドレスのnビットで前記メモリ部をアクセスし、前記mビットの内部アドレスの他の(m-n)ビットで前記2<SP>n </SP>組の内部データ線と前記2<SP>n </SP>組のデータ入出力ピンとを接続することにより×M×2<SP>n </SP>ビットメモリとして作用させモード設定手段(8)とを具備する同期型半導体記憶装置において、前記第1のモード状態における内部アドレスのnビットは変化頻度の少ないビットであり、(m-n)ビットは変化頻度の多いビットであり、前記第2のモード状態における内部アドレスのnビットは変化頻度の多いビットであることを特徴とする同期型半導体記憶装置。
引用特許：
審査官引用 (4件)
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