特許
J-GLOBAL ID：200903043128300275
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-251535
公開番号（公開出願番号）：特開平8-092785
出願日： 1994年09月21日
公開日（公表日）： 1996年04月09日
要約：
【要約】【目的】半導体基板上において、微小面積の配線パターンを電解選択メッキする際に、メッキ装置の電源電流のバラツキにより、一定時間にメッキされる膜厚が10%以上バラツクことを防ぐ方法の提供。【構成】半導体基板(1)の上に通電膜(2)を形成した後、フォトレジスト(3)をマスクとして、選択メッキパターン形成領域(6)の内側に微小面積の配線(5)のパターンを設け、この後、フォトレジスト(3)をマスクとして、微小面積の配線(5)と半導体基板外周のパターン未形成領域(7)を同時に電解選択メッキすることにより、総メッキ面積を増加させ、メッキ装置の電源電流設定値を十分大きくし、電源電流のバラツキにより一定時間にメッキされる膜厚のバラツキの影響を抑えることができる。
請求項（抜粋）：
半導体基板上に通電膜を形成した後に、配線パターンにフォトレジストをマスクとして電解メッキにより配線を形成して成る半導体装置の製造方法において、前記配線パターンと、前記半導体基板上のパターンが形成されない所定の領域と、に対して同時に電解メッキを行うことを特徴とする半導体装置の製造方法。
IPC (4件)：
C25D 7/12
, C25D 5/02
, H01L 21/288
, H01L 21/3205
