特許
J-GLOBAL ID：200903043164773708
ポリシング装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-204285
公開番号（公開出願番号）：特開平5-048637
出願日： 1991年08月14日
公開日（公表日）： 1993年02月26日
要約：
【要約】【目的】 ATM通信網のポリシング装置で、ブリッジメモリに対するアクセス速度が品目種別の増大とともに大きくなる。また、利用されないブリッジメモリの容量を用意しておくことになり無駄がある。【構成】 ブリッジメモリを時間方向にk段の縦続接続構成とし、その各段についてMi個(iは1からkまで)の並列接続とする。【効果】 並列接続とすることにより並列動作が可能となるからブリッジメモリのアクセス速度は緩和される。また品目種別について出現頻度の大きいところを大きい数で並列接続することができるから、メモリ容量の無駄が省ける。
請求項（抜粋）：
被監視信号を入力する入力端子と、この入力端子に到来するセルのVPI(Virtual Path Identifier)番号を検出しそのVPI番号に対応する品目種別番号を出力する第一変換メモリと、その品目種別番号を入力しその品目に対応する上限値を出力する第二変換メモリと、前記入力端子に到来するセルおよび前記品目種別番号ならびに前記上限値を入力してセルを廃棄すべきポリシング信号を出力するポリシング回路と、前記ポリシング信号により前記被監視信号の該当するセルを廃棄する廃棄処理回路とを備え、前記ポリシング回路は、k段縦続接続されかつ各段毎にMi段(iは1からkまでの数、Miは1以上の整数)並列接続されたポリシング回路要素を備え、そのポリシング回路要素は、それぞれ、前記入力端子またはその前段のポリシング回路要素が出力するVPI番号を保持するFIFOメモリ(先入れ先だしメモリ)により構成されたブリッジメモリと、このブリッジメモリに品目別にその保持時間を制御する手段と、そのブリッジメモリの出力を処理し前記ポリシング信号を出力する処理回路とを備えたことを特徴とするポリシング装置。
IPC (2件)：
FI (2件)：
H04L 11/20 Z
, H04Q 11/04 R
