トランジスタを形成する方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-229288
公開番号（公開出願番号）：特開2001-077355
出願日： 1999年08月13日
公開日（公表日）： 2001年03月23日
要約：

【要約】【課題】 TiNゲート・スタックのトランジスタ構造の最適化。【解決手段】ゲート・スタックに三層構造、すなわちCVDによるTiN形層(102)、PVDによるTiN層(103)及びCVDによるW金属層(104)を取り入れたMOSFET構造。ゲート誘電体と接触している1番下のTiN形層は、MOCVDによってデポジットされ、その場所でのシラン処理によって安定化される。この非晶質の導電被膜が、ゲート誘電体とこの後の被膜の間の障壁層として作用して、この後のプロセス工程に亙ってゲート誘電体の完全さを保つ。窒素雰囲気内でのTi反応性スパッタリングによって作られたPVDによるTiN被膜は、高い密度及び純度を持ち、CVDによるタングステン・デポジッションの間、弗素汚染に対して密度が一層低いTiN形層を保護する。

請求項（抜粋）：

MOCVDにより、ゲート誘電体の上にTiNを含む第1の層を形成し、PVDにより、前記第1の層の上にTiNを含む第2の層を形成し、前記第2の層の上に金属層をデポジットする工程を含み、前記第1及び第2の層及び前記金属層がゲートを形成するトランジスタを含む方法。

IPC (3件)：

H01L 29/78 , H01L 21/285 301 , H01L 29/43

FI (3件)：

H01L 29/78 301 G , H01L 21/285 301 R , H01L 29/62 G

Fターム (37件)：

4M104AA01 , 4M104BB30 , 4M104BB37 , 4M104CC05 , 4M104DD03 , 4M104DD04 , 4M104DD37 , 4M104DD43 , 4M104DD65 , 4M104DD78 , 4M104DD91 , 4M104EE03 , 4M104EE09 , 4M104EE14 , 4M104EE17 , 4M104FF13 , 4M104GG09 , 4M104GG14 , 4M104HH16 , 5F040DA01 , 5F040DC01 , 5F040EC01 , 5F040EC04 , 5F040EC06 , 5F040EC12 , 5F040EC28 , 5F040ED03 , 5F040EF02 , 5F040EF11 , 5F040FA01 , 5F040FA02 , 5F040FA03 , 5F040FA07 , 5F040FA17 , 5F040FB02 , 5F040FB04 , 5F040FC00

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