半導体メモリ素子のキャパシタ製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願平8-157286
公開番号（公開出願番号）：特開平9-116114
出願日： 1996年06月18日
公開日（公表日）： 1997年05月02日
要約：

【要約】【課題】スタック形において、別途の平坦化工程を必要とせずに段差を軽減でき、キャパシタ容量を大きくとることもでき、工程も簡単な半導体メモリ素子のキャパシタ製造方法を提供すること。【解決手段】層間絶縁膜35にキャパシタノードホール(凹部)36を形成し、このキャパシタノードホール36に埋め込んで第1キャパシタ電極41を形成する。第1キャパシタ電極41の上端有底筒状部の底部下面もキャパシタノードホール36内に露出させる製造方法とし、前記底部下面も容量形成に利用する。窒化膜37を湿式食刻で除去することにより、この時の湿式食刻溶液で第1キャパシタ電極41の上端部を多孔質化させ、表面積を増大させる。

請求項（抜粋）：

半導体基板上に層間絶縁膜を形成し、この層間絶縁膜の表面の一部に凹部を形成し、この凹部の内壁と層間絶縁膜の表面に第1臨時膜を形成する工程と、次に、前記凹部の底面に前記第1臨時膜および層間絶縁膜を貫通して半導体基板に達するコンタクトホールを開ける工程と、その後、前記コンタクトホールを埋め、かつ前記凹部と層間絶縁膜の表面においては前記第1臨時膜に積層されるように導電物質層を形成する工程と、その後、凹部内を埋め込んで全表面に第2臨時膜を形成した後、この第2臨時膜をエッチバックすることにより、凹部内にのみ第2臨時膜を残す工程と、その後、凹部内の第2臨時膜をマスクとして層間絶縁膜表面上の導電物質層を除去し、凹部内とコンタクトホール内の残存導電物質層で第1キャパシタ電極を形成する工程と、その後、第2臨時膜と第1臨時膜を除去する工程と、その後、凹部内に露出した第1キャパシタ電極の上端部表面に誘電体膜を形成し、さらに上端部を覆うように第2キャパシタ電極を形成する工程とを具備することを特徴とする半導体メモリ素子のキャパシタ製造方法。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 621 C , H01L 27/04 C

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