特許
J-GLOBAL ID：200903043240550950
スナバ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-133983
公開番号（公開出願番号）：特開2000-324797
出願日： 1999年05月14日
公開日（公表日）： 2000年11月24日
要約：
【要約】【課題】 過電圧から半導体スイッチング素子を保護する。【解決手段】 コレクタ、エミッタ及びゲートを有し当該コレクタが半導体スイッチング素子IGBT1の高圧側主電極Aに接続され、上記エミッタが上記半導体スイッチング素子IGBT1の低圧側主電極Kに接続されたMOSゲート半導体スイッチング素子IGBT10と、上記半導体スイッチング素子IGBT1の高圧側主電極Aと上記MOSゲート半導体スイッチング素子IGBT10のゲートとの間に設けられ、前記半導体スイッチング素子IGBT1の印加電圧を所定値以下に抑制する電圧抑制回路11yとを有している。
請求項（抜粋）：
高圧側主電極、低圧側主電極及び制御電極を有する半導体スイッチング素子に並列に接続され、前記半導体スイッチング素子のターンオフスイッチング毎に生じるサージ電圧を所定の値以下に抑制し、かつこの抑制されたサージ電圧のサージエネルギーによる電流をバイパスさせるスナバ装置において、コレクタ、エミッタ及びゲートを有し前記コレクタが前記高圧側主電極に接続され、前記エミッタが前記半導体スイッチング素子の低圧側主電極に接続されたMOSゲート半導体スイッチング素子と、前記半導体スイッチング素子の高圧側主電極と前記MOSゲート半導体スイッチング素子のゲートとの間に設けられ、前記半導体スイッチング素子の印加電圧を所定値以下に抑制する電圧抑制回路とを具備したことを特徴とするスナバ装置。
Fターム (15件)：
5H740BA11
, 5H740BB01
, 5H740BB02
, 5H740BB04
, 5H740BB05
, 5H740BB06
, 5H740BC02
, 5H740MM01
, 5H740MM02
, 5H740MM03
, 5H740MM12
, 5H740PP01
, 5H740PP02
, 5H740PP03
, 5H740PP06
