固体撮像素子のオフセット補正回路

発明者：
出願人/特許権者：
代理人 (1件)：渡辺望稔
公報種別：公開公報
出願番号（国際出願番号）：特願平7-229099
公開番号（公開出願番号）：特開平9-074479
出願日： 1995年09月06日
公開日（公表日）： 1997年03月18日
要約：

【要約】【課題】部品点数を削減することによって、大幅にコストダウンすることができる固体撮像素子のオフセット補正回路の提供。【解決手段】ダミー画素のデータを主走査方向に所定数累積加算して、1ライン当たりのダミー画素の累積加算データを算出し、次いで、この1ライン当たりのダミー画素の累積加算データを副走査方向に所定数累積加算して、所定画素および所定ラインからなる所定数のダミー画素の累積加算データを算出し、この累積加算データの平均値を信号画素のデータの基準電圧レベルの補正値として用いる。また、ダミー画素の累積加算データを保持するメモリとしてDPRAMを、信号画素のデータを保持するメモリとしてFIFOメモリを用いる。

請求項（抜粋）：

所定数のダミー画素のデータを累積加算し、その平均値を補正値として用いることによって、信号画素のデータの基準電圧レベルを補正する固体撮像素子のオフセット補正回路であって、前記ダミー画素のデータを保持するデータ更新部と、このデータ更新部から出力されるダミー画素のデータを所定数累積加算して前記補正値を算出する補正データ作成部と、この補正データ作成部により前記補正値が算出されるまでの間、前記信号画素のデータを所定ライン時間遅延させるライン遅延部と、前記補正値の小数点以下の数値と乱数値とから、前記補正値を確率補正する確率補正値を出力する確率補正部と、前記補正データ作成部から出力される補正値と前記確率補正部から出力される確率補正値とから、ライン遅延部により所定ライン時間遅延された信号画素のデータの基準電圧レベルを補正する補正演算部とを備え、前記補正データ作成部は、前記データ更新部あるいは第1のレジスタの出力と第2のレジスタの出力とを加算する加算器と、この加算器の出力を保持するメモリと、このメモリの出力を保持する前記第1のレジスタと、この第1のレジスタの出力を保持する前記第2のレジスタとを有し、前記加算器の出力を前記メモリの第1のアドレスに保持し、このメモリの第1のアドレスの出力を前記第1のレジスタに保持し、前記加算器により前記データ更新部の出力と前記第1のレジスタの出力とを加算することを繰り返し行うことによって、前記ダミー画素のデータを主走査方向に所定数累積加算して第1の累積加算データを算出し、前記加算器の出力を前記メモリの第2のアドレスに保持し、このメモリの第1のアドレスの出力を前記第1のレジスタに保持し、この第1のレジスタの出力を前記第2のレジスタに保持するとともに、前記メモリの第2のアドレスの出力を前記第1のレジスタに保持し、前記加算器により前記第1および第2のレジスタの出力を加算することを繰り返し行うことによって、前記第1の累積加算データを副走査方向に所定数累積加算して第2の累積加算データを算出し、この第2の累積加算データの平均値を前記補正値として用いることを特徴とする固体撮像素子のオフセット補正回路。

IPC (5件)：

H04N 1/40 , H04N 1/19 , H04N 5/907 , H04N 5/937 , H04N 9/07

FI (5件)：

H04N 1/40 101 Z , H04N 5/907 B , H04N 9/07 A , H04N 1/04 103 Z , H04N 5/93 C

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