特許

J-GLOBAL ID：200903043244561086

半導体集積回路装置

発明者： 今宮 賢一 ,  田中 智晴 ,  中村 寛 ,  丹沢 徹 ,  竹内 健
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-070885
公開番号（公開出願番号）：特開平11-273367
出願日： 1998年03月19日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】 浮遊ゲートに電子を注入しない書き込み(“0”書き込み)において、データが破壊される可能性を小さくすること。【解決手段】 第1、第2のNANDセルと、第1、第2のNANDセルそれぞれの一端に共通に接続され、ワード線(CG1〜CG8)に交差するビット線BLと、書き込みデータをラッチするラッチ回路と、ラッチ回路とビット線BLとを接続する転送ゲートとを具備する。“0”書き込み時、ビット線BLの電圧を“0”書き込み時の電圧Vcc とした後、転送ゲートをカットオフさせてビット線BLをフローティングにする。この後、第1、第2のNANDセルの選択、非選択に関わらずに、第1、第2のNANDセルのワード線(CG1〜CG8)を電圧Vcc に上げ、容量結合によりビット線BLの電圧をより高い電圧Vcc+V0に上昇させる。容量結合により上昇したビット線電圧Vcc+V0を“0”書き込み時の電圧として、セルのチャネルに転送する。

請求項（抜粋）：

少なくとも1つのメモリセルを含む第1、第2のメモリセル部と、前記第1、第2のメモリセル部それぞれに接続された信号線と、前記信号線に交差するワード線とを具備し、前記信号線を第1の電圧でフローティング状態とし、前記信号線をフローティング状態とした後に、前記第1、第2のメモリセル部の選択、非選択に関わらずに、前記ワード線の電圧を第2の電圧に変化させ、フローティング状態の前記信号線を前記ワード線に容量結合させて、前記信号線の電圧を前記第1の電圧とは異なった第3の電圧に変化させることを特徴とする半導体集積回路装置。

IPC (2件)：

G11C 16/02 ,  G11C 16/04

FI (3件)：

G11C 17/00 601 P ,  G11C 17/00 601 T ,  G11C 17/00 622 E