半導体装置、及びその製造方法

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出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2003-436525
公開番号（公開出願番号）：特開2005-175411
出願日： 2003年12月12日
公開日（公表日）： 2005年06月30日
要約：

【課題】単層ポリシコンゲートから成る不揮発性メモリのセル面積を低減し、かつ超低消費電力で動作させる。【解決手段】フローティングゲート6端下部のN型ウエル4の基板表面に、ゲート酸化膜5を介在させて設けられたP型不純物領域11と、前記N型ウエル4が構成する接合に-5Vのような逆バイアス電圧を印加して、バンド間トンネル現象によって発生するホットエレクトロンを前記フローティングゲート6へ注入して書込みを行う。書込み時間はおおよそ10μs、書込み動作時の前記接合の漏洩電流は100nA程度に設計できるため、書込みに要するエネルギーは5pJまで低減され、従来のスタックド・ゲート型メモリセルのチャンネルホットエレクトロン注入を用いた書込みのエネルギーに比較して1/100以下に低減できる。【選択図】図1

請求項（抜粋）：

第1導電型の半導体基板内に、第2導電型のソース、及びドレイン、フローティングゲート、電荷注入領域、及びコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記電荷注入領域は、前記フローティングゲートの延在部分の下にゲート絶縁膜を介して形成された第1の第2導電型の半導体領域と、前記第1の第2導電型の半導体領域内に、前記フローティングゲート端下部に隣接して形成された第1導電型の半導体領域を備え、前記第1導電型の半導体領域はプログラ厶用ビット線へ接続されたことを特徴とする半導体装置。

IPC (11件)：

H01L21/8247 , G11C11/401 , G11C11/413 , G11C16/04 , G11C29/00 , H01L21/822 , H01L27/04 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792

FI (9件)：

H01L27/10 434 , G11C29/00 603Q , H01L27/10 461 , H01L27/10 481 , H01L27/04 U , H01L29/78 371 , G11C17/00 623Z , G11C11/34 371D , G11C11/34 341C

Fターム (48件)：

5B015NN09 , 5B015QQ16 , 5B025AC03 , 5B025AD13 , 5F038AV02 , 5F038CA03 , 5F038DF03 , 5F038DF04 , 5F038DF05 , 5F038DF08 , 5F038DF10 , 5F038DF12 , 5F038EZ20 , 5F083EP03 , 5F083EP09 , 5F083EP22 , 5F083ER02 , 5F083ER11 , 5F083ER21 , 5F083GA05 , 5F083GA09 , 5F083JA36 , 5F083JA39 , 5F083MA06 , 5F083MA16 , 5F083MA19 , 5F083NA01 , 5F083PR40 , 5F083ZA10 , 5F083ZA12 , 5F083ZA13 , 5F083ZA14 , 5F101BA12 , 5F101BA16 , 5F101BB02 , 5F101BC11 , 5F101BD02 , 5F101BD35 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BG07 , 5L106CC09 , 5M024HH17 , 5M024MM20 , 5M024PP01 , 5M024PP03 , 5M024PP05

引用特許：

出願人引用 (6件)

米国特許第5,440,159号公報
米国特許第5,504,706号公報
特開平4-212471号公報

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