特許

J-GLOBAL ID：200903043275095199

半導体装置

発明者： 樫原 洋次
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-390843
公開番号（公開出願番号）：特開2002-198795
出願日： 2000年12月22日
公開日（公表日）： 2002年07月12日
要約：

【要約】【課題】 外部入力信号がしきい値電圧間の中間レベルになったときに流れる貫通電流を低減すると共に、中間レベルのノイズ入力に応答しない入力回路を備えた半導体装置を得る。【解決手段】 サブストレートゲートに電源電圧VCCよりも大きな電圧VCC2を印加したPMOSトランジスタ11と、サブストレートゲートに接地電圧GNDよりも小さな電圧GND2を印加したNMOSトランジスタ12でインバータ13を形成してなる入力初段回路2と、インバータ13の出力端に接続されるラッチ回路3とで入力回路1を形成した。

請求項（抜粋）：

外部からの入力信号を所定の論理に従って、特定の機能を有する内部回路に出力する入力回路を備えた半導体装置において、上記入力回路は、外部から入力される信号に応じて、ハイレベルの信号を出力するプルアップ回路及びローレベルの信号を出力するプルダウン回路を有し、該プルダウン回路を動作させるしきい値がプルアップ回路を動作させるしきい値よりも大きい入力初段回路部と、該入力初段回路部からの出力信号を保持して上記内部回路に出力するラッチ回路部と、を備えることを特徴とする半導体装置。

IPC (3件)：

H03K 19/0175 ,  H03K 17/16 ,  H03K 17/687

FI (3件)：

H03K 17/16 L ,  H03K 19/00 101 K ,  H03K 17/687 F

Fターム (23件)：

5J055AX27 ,  5J055AX47 ,  5J055AX64 ,  5J055BX16 ,  5J055CX24 ,  5J055DX22 ,  5J055DX56 ,  5J055EX07 ,  5J055EX25 ,  5J055EY23 ,  5J055EZ31 ,  5J055FX37 ,  5J055GX01 ,  5J055GX04 ,  5J056AA01 ,  5J056BB19 ,  5J056BB59 ,  5J056CC14 ,  5J056DD29 ,  5J056EE11 ,  5J056FF08 ,  5J056GG09 ,  5J056KK01