特許

J-GLOBAL ID：200903043360453983

パイプライン処理装置

発明者： 斎藤 拡二 ,  武田 元一 ,  松原 健二 ,  鈴木 裕司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 笹岡 茂 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-100026
公開番号（公開出願番号）：特開平8-272608
出願日： 1995年03月31日
公開日（公表日）： 1996年10月18日
要約：

【要約】【目的】 第1の命令がキャッシュミスを発生しても、それによるブロック転送によるペナルティを低減するパイプライン処理装置を提供することにある。【構成】 レジスタファイルへの書き込みステージ(Wステージ)は、前段の命令キャンセルステージ(Nステージ)に保持されている制御情報及びデータをパイプライン制御回路22の制御の下に退避保持する制御情報保持回路6を備え、パイプライン制御回路22は、第1の命令がロード命令またはストア命令のメモリアクセス命令であり、かつ該命令によりデータキャッシュメモリ18がメモリアクセスステージ(Aステージ)でアクセスされ、Nステージでデータキャッシュミスが発生したとき、Nステージに保持されている制御情報及びデータを制御情報保持回路6に退避保持させ、前記第1の命令のデータキャッシュミスによって発生するブロック転送中も後続命令の実行を停止させずに実行処理する。

請求項（抜粋）：

第1の命令と第1の命令の次に実行する第2の命令及びそれ以降の命令とをそれぞれ複数のステージに分割してパイプライン制御回路の制御の下にパイプライン処理するパイプライン処理実行手段と、データキャッシュメモリを備えるパイプライン処理装置において、前記パイプライン制御回路は、前記第1の命令がロード命令またはストア命令のメモリアクセス命令であり、かつ該メモリアクセス命令により前記データキャッシュメモリがアクセスされ、データキャッシュミスが発生したとき、該メモリアクセス命令に関する制御情報及びデータを退避保持する制御情報保持回路を備え、前記制御情報保持回路に退避保持させる制御手段を備え、前記第1の命令のデータキャッシュミスによって発生するブロック転送中も第2の命令およびそれ以降の命令実行を停止させずに実行処理し続けることを特徴とするパイプライン処理装置。

IPC (3件)：

G06F 9/38 310 ,  G06F 12/08 ,  G06F 12/08 310

FI (3件)：

G06F 9/38 310 J ,  G06F 12/08 E ,  G06F 12/08 310 Z