特許
J-GLOBAL ID：200903043360698544
横型接合型電界効果トランジスタ
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-348882
公開番号（公開出願番号）：特開2003-068762
出願日： 2001年11月14日
公開日（公表日）： 2003年03月07日
要約：
【要約】【課題】 高い耐圧性能を維持した上で、さらにオン抵抗を低くすることができる構造を有する横型JFETを提供する。【解決手段】 この横型JFETの基本的構造は、n型の不純物領域からなるn型半導体層3と、このn型半導体層3の上にp型の不純物領域からなるp型半導体層とを備える。さらに、このp型半導体層中には、n型半導体層3にまで延在し、n型半導体層3の不純物濃度よりも高い濃度のp型の不純物濃度を含む、p+型ゲート領域層7と、このp+型ゲート領域層7に対して所定の間隔を隔てて位置し、n型半導体層3の不純物濃度よりも高い濃度のn型の不純物濃度を含む、n+型ドレイン領域層9とが設けられている。
請求項（抜粋）：
半導体基板上に位置する第1導電型不純物を含む第1半導体層と、前記第1半導体層の上に位置し、前記第1半導体層の不純物濃度よりも高い濃度の第2導電型不純物を含む第2半導体層と、前記第2半導体層の上に位置し、第1導電型不純物を含む第3半導体層と、前記第3半導体層中において所定の間隔を隔てて設けられ、前記第2半導体層の不純物濃度よりも高い濃度の第2導電型の不純物を含むソース/ドレイン領域層と、前記第3半導体層中の前記ソース/ドレイン領域層の間において、下面が前記第2半導体層にまで延在するように設けられ、前記第2半導体層の不純物濃度よりも高い濃度の第1導電型の不純物濃度を含むゲート領域層と、を備える、横型接合型電界効果トランジスタ。
IPC (2件)：
H01L 21/337
, H01L 29/808
5F102FA01
, 5F102FA03
, 5F102GB01
, 5F102GC01
, 5F102GD04
, 5F102GJ02
, 5F102GR07
, 5F102GR12
, 5F102GR13
, 5F102HC01
