特許

J-GLOBAL ID：200903043395177083

PLL回路

発明者： 神崎 実
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2003-007222
公開番号（公開出願番号）：特開2004-221962
出願日： 2003年01月15日
公開日（公表日）： 2004年08月05日
要約：

【課題】半導体チップ上に形成されたPLL回路をクロック逓倍回路として用いた際に、出力クロックに発生するジッタを可及的に低減させる。【解決手段】基準発振器、位相比較器、チャージポンプ回路、分周器、出力バッファの各回路ブロックに接続される電源供給ラインを、電圧制御発振器に接続される電源供給ラインと分離する。【選択図】 図1

請求項（抜粋）：

基準クロックを生成する基準発振器または基準クロックを外部から入力するクロック入力部のいずれかと、前記基準クロックと帰還クロックとの位相差を検出する位相比較器と、前記位相比較器の出力に応じた量の電荷を出し入れするチャージポンプ回路と、前記チャージポンプ回路が出し入れする電荷を蓄積して電圧信号に変換するループフィルタと、前記ループフィルタの出力電圧レベルに応じた周波数の発振クロックを生成する電圧制御発振器と、前記発振クロック信号を分周して帰還クロックを生成する分周器と、前記発振クロックを増幅またはレベル変換して出力クロックを生成する出力バッファとを含み、半導体チップ上に形成されてなるPLL回路において、前記電圧制御発振器は第1の電源供給ラインを通じて電源供給を受け、前記基準発振器、前記クロック入力部、前記位相比較器、前記チャージポンプ回路、前記分周器、前記出力バッファは、前記第1の電源供給ラインとは異なる単一もしくは複数の他の電源供給ラインを通じて電源供給を受けていることを特徴とするPLL回路。

IPC (3件)：

H03L7/08 ,  H01L21/822 ,  H01L27/04

FI (2件)：

H03L7/08 Z ,  H01L27/04 H

Fターム (16件)：

5F038BE07 ,  5F038BE09 ,  5F038BH19 ,  5F038CA03 ,  5F038CA10 ,  5F038CD02 ,  5F038CD08 ,  5F038DF01 ,  5F038EZ20 ,  5J106AA04 ,  5J106CC52 ,  5J106EE17 ,  5J106GG16 ,  5J106KK25 ,  5J106QQ07 ,  5J106RR06