特許

J-GLOBAL ID：200903043407578909

不揮発性半導体記憶装置及びその操作方法

発明者： 植田 清嗣 ,  石橋 孝一郎
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平6-179907
公開番号（公開出願番号）：特開平8-045279
出願日： 1994年08月01日
公開日（公表日）： 1996年02月16日
要約：

【要約】【目的】 ダミーセルの設計が容易で高集積な不揮発性半導体記憶装置を得る。【構成】 強誘電体容量とトランジスタからなるメモリセルによるM行N列のメモリセルアレーMCAと、メモリセルと同じ大きさの強誘電体容量とトランジスタからなるダミーセルによるM行2列のダミーセルアレーDCAと、MCA内の所望のビット線を選択して奇数列のビット線をコモンデータ線CD1に接続し偶数列のビット線をコモンデータ線CD2に接続するYデコーダYDECと、DCA内の所望のビット線を選択して1列目のビット線をCD2に接続し2列目のビット線をCD1に接続するダミーYデコーダDYDECと、CD1及びCD2を入力とするセンスアンプSAとから構成する。メモリセルMC11を読み出す場合、ワード線WL1とプレート線PL1を選択して電圧Vccを印加し、対応するダミーセルDMC11を選択してDPL1にVcc/2を印加する。ビット線BL1とDBL1間に放出された電荷量の差をセンスアンプSAにより読み出す。

請求項（抜粋）：

強誘電体により形成された第1の容量と、これに直列接続された第1のトランジスタにより第1のメモリセルを構成し、前記第1の容量のー端がこれを選択する第1のプレート線に、前記第1のトランジスタのドレインもしくはソース電極が第1のビット線に、第1のゲート電極がこれを選択する第1のワード線に接続され、また強誘電体により形成された第2の容量と、これに直列接続された第2のトランジスタにより第1のダミーセルを構成し、第2の容量のー端がこれを選択する第1のダミープレート線に、前記第2のトランジスタのドレインもしくはソース電極が第2のビット線に、第2のゲート電極がこれを選択する第1のダミーワード線に接続され、前記第1のメモリセルがアレー状に配置され、さらに前記第1のダミーセルを複数個備えた不揮発性半導体記憶装置において、第1のメモリセルと第1のダミーセルが実質的に同じであることを特徴とする不揮発性半導体記憶装置。

IPC (8件)：

G11C 14/00 ,  G11C 11/22 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 11/34 352 A ,  H01L 27/10 651 ,  H01L 29/78 371