特許
J-GLOBAL ID：200903043417605661
半導体装置の導電層接続構造およびその構造を備えたDRAM
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-265785
公開番号（公開出願番号）：特開平6-120447
出願日： 1992年10月05日
公開日（公表日）： 1994年04月28日
要約：
【要約】【目的】 スルーホールの上端から下端に向かうに従うスルーホールの径の減少に基づくコンタクト抵抗の増大を防ぐことを目的としている。【構成】 ストレージノード69と不純物領域53aとの電気的接続を第1スルーホール61aと第2スルーホール67aの2段構造を用いて行なっている。第1スルーホール61a内には第1接続導電膜83aが充填され、第2スルーホール67a内には第2接続導電膜93aが充填されている。
請求項（抜粋）：
下部導電層と上部導電層とを電気的に接続する半導体装置の導電層接続構造であって、前記下部導電層上に形成され、前記下部導電層に到達する第1スルーホールを有する第1層間絶縁層と、前記第1スルーホール内に形成され、前記下部導電層と電気的に接続された第1接続導電層と、前記第1層間絶縁層上に形成され、前記第1接続導電層に到達する第2スルーホールを有する第2層間絶縁層と、前記第2スルーホール内に形成され、前記第1接続導電層と電気的に接続された第2接続導電層と、を備え、前記第2接続導電層は、前記第2層間絶縁層上に形成された前記上部導電層と電気的に接続されている、半導体装置の導電層接続構造。
IPC (2件)：
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