特許

J-GLOBAL ID：200903043422672806

半導体装置の製造方法

発明者： 里 眞一 ,  川村 昭男
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-287901
公開番号（公開出願番号）：特開平6-140600
出願日： 1992年10月26日
公開日（公表日）： 1994年05月20日
要約：

【要約】【構成】 (i)半導体基板上に素子分離膜を形成して活性化領域とともにアライメントマークを形成した後、前記半導体基板上にゲート酸化膜を形成する工程、(ii)該ゲート酸化膜にコンタクトホールを形成するとともに、前記アライメントマーク及びその周辺領域上の前記ゲート酸化膜を除去する工程、(iii)前記コンタクトホール及び前記アライメントマークを含む前記半導体基板上にポリシリコンを積層する工程、(iv)フォトリソグラフィ工程により前記ポリシリコンをエッチングして前記半導体基板と接続されたゲート電極を形成するとともに、前記アライメントマーク上のポリシリコン及び前記半導体基板をエッチングし、アライメントマークを強調する工程を含む半導体装置の製造方法。【効果】 自己整合的に半導体基板をエッチングしてアライメントマークの段差を強調することができる。

請求項（抜粋）：

(i)半導体基板上に素子分離膜を形成して活性化領域とともにアライメントマークを形成した後、前記半導体基板上にゲート酸化膜を形成する工程、(ii)該ゲート酸化膜にコンタクトホールを形成するとともに、前記アライメントマーク及びその周辺領域上の前記ゲート酸化膜を除去する工程、(iii)前記コンタクトホール及び前記アライメントマークを含む前記半導体基板上にポリシリコンを積層する工程、(iv)フォトリソグラフィ工程により前記ポリシリコンをエッチングして前記半導体基板と接続されたゲート電極を形成するとともに、前記アライメントマーク上のポリシリコン及び前記半導体基板をエッチングし、アライメントマークを強調する工程、を含むことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/11 ,  H01L 21/205 ,  H01L 21/027 ,  H01L 21/316 ,  H01L 21/318

FI (2件)：

H01L 27/10 381 ,  H01L 21/30 301 M