特許
J-GLOBAL ID：200903043451682667
半導体基板の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-298744
公開番号（公開出願番号）：特開2005-072191
出願日： 2003年08月22日
公開日（公表日）： 2005年03月17日
要約：
【課題】半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させて並列pn接合構造を形成する際に、研磨終了の目標となる研磨ストッパ膜を形成し、適切な研磨量で基板表面の研磨を終了させること。【解決手段】n型半導体基板11にターゲットトレンチ14を形成し、そのターゲットトレンチ14をHTO酸化膜15で埋める。HTO酸化膜15をエッチバックしてターゲットトレンチ14の底部にのみHTO酸化膜15を残す。半導体基板11に、並列pn接合構造を形成するための超接合用トレンチ17を形成し、その超接合用トレンチ17にp型半導体をエピタキシャル成長させて、p型半導体領域18を形成する。半導体基板11の表面を研磨し、ターゲットトレンチ14の底部にあるHTO酸化膜15が研磨面に出現した時点で研磨を停止して基板表面を平坦化する。【選択図】 図7
請求項（抜粋）：
n型半導体領域とp型半導体領域とが交互に繰り返し接合された構成の並列pn接合構造を有する半導体基板を製造するにあたって、
第1導電型の半導体基板にマスク合わせ用のターゲットとなる第1のトレンチを形成する工程と、
前記第1のトレンチを絶縁膜で埋める工程と、
前記絶縁膜をエッチングして前記第1のトレンチの底部にのみ前記絶縁膜を残す工程と、
前記半導体基板に前記第1のトレンチよりも深い第2のトレンチを形成する工程と、
前記第2のトレンチ内に第2導電型の半導体をエピタキシャル成長させる工程と、
を含むことを特徴とする半導体基板の製造方法。
IPC (8件)：
H01L29/06
, H01L21/304
, H01L21/3065
, H01L21/329
, H01L21/331
, H01L21/336
, H01L29/73
, H01L29/78
H01L29/06 301D
, H01L21/304 622S
, H01L29/78 652H
, H01L29/78 658A
, H01L29/91 B
, H01L29/72
, H01L21/302 103
5F003AZ07
, 5F003BA93
, 5F004EA23
, 5F004EA37
, 5F004EB03
, 5F004EB08
, 5F004FA08
