特許

J-GLOBAL ID：200903043467270954

先入れ先出し回路

発明者： 久保 博司
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願平8-179862
公開番号（公開出願番号）：特開平10-011961
出願日： 1996年06月21日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 回路の小規模化と処理の高速化を図る。【解決手段】 本発明に係る先入れ先出し回路は,CPU201が自ノードのID番号を設定するIDレジスタ308と,CPU201がデータフレーム中でのデスティネーション・ノードIDのSOFからのオフセット値を設定するオフセットレジスタ309と,入力レジスタ306の値からSOFを検出する検出回路310と,入力レジスタ306の値とIDレジスタ308に設定されたID番号とを比較する比較器311と,比較器311の出力をラッチするフラッグ312と,検出回路310がSOFを検出した後,オフセットレジスタ309で指定された値に基づいて入力データをカウントし,カウント終了後の入力レジスタ306の値がディスティネーション・ノードIDであるとして,比較器311による比較結果をフラッグ312にラッチさせる制御回路313とを備えている。

請求項（抜粋）：

データをバッファリングするRAMアレイと,前記RAMアレイの読み出しアドレスを指定するリードポインタと,前記リードポインタの値をデコードする第1のアドレスデコーダと,RAMアレイの書き込みアドレスを指定するライトポインタと,前記ライトポインタの値をデコードする第2のアドレスデコーダと,受信データを前記RAMアレイに入力する入力レジスタと,前記RAMアレイからのデータを出力する出力レジスタと,を備えた先入れ先出し回路において,第1及び第2の値をそれぞれ設定可能な第1及び第2のレジスタと,前記入力レジスタの値から予め設定された値を検出する検出手段と,前記入力レジスタの値と前記第1のレジスタに設定された第1の値とを比較する比較手段と,前記比較手段の比較結果を保持する結果保持手段と,前記検出手段から検出結果を入力し,前記第2のレジスタに設定された第2の値に基づいて前記比較手段の比較結果を前記結果保持手段に保持させる制御手段と,を備えることを特徴とする先入れ先出し回路。

IPC (2件)：

G11C 7/00 318 ,  G06F 5/06 352

FI (2件)：

G11C 7/00 318 A ,  G06F 5/06 352