半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-053171
公開番号（公開出願番号）：特開平6-140597
出願日： 1993年02月19日
公開日（公表日）： 1994年05月20日
要約：

【要約】【目的】トレンチ内にキャパシタとMOSトランジスタが積層されたセル構造で、セル面積を縮小したDRAMを提供することを目的とする。【構成】半導体ウェハに縦横に走る素子分離用トレンチ3が形成され、素子分離用トレンチ3により島状に分離された各素子領域に素子形成用トレンチ5が形成され、各素子形成用トレンチ5の下部に蓄積電極7が埋込み形成され、その上に側壁をチャネルとする縦型MOSトランジスタが形成されている。ゲート電極11は一方向に連続するようにパターニングされてワード線となる。各素子領域のMOSトランジスタのウェハ上面にある拡散層13は隣接するもの同士が導体配線12により接続されてビット線が構成されている。

請求項（抜粋）：

半導体ウェハの一主面に縦横に走るように形成された素子分離用トレンチと、この素子分離用トレンチにより島状に分離されて各素子領域に形成された素子用トレンチと、この素子用トレンチ下部にキャパシタ絶縁膜を介して埋め込まれて、その上端部が素子形成用トレンチ側壁に形成された拡散層にダイレクト・コンタクトする蓄積電極と、この蓄積電極が埋め込まれた素子形成用トレンチ上部に側壁にゲート絶縁膜を介してゲート電極が埋込み形成され、ウェハ上面に形成された拡散層と前記素子形成用トレンチ側壁に形成された拡散層をソース,ドレインとするMOSトランジスタと、各素子領域のMOSトランジスタのウェハ上面にある拡散層を隣接するもの同士接続する導体配線と、を備えたことを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 27/04

FI (2件)：

H01L 27/10 325 E , H01L 27/10 325 F

引用特許：

審査官引用 (20件)

特開昭62-268156
特開昭62-268156
特開平4-243160

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