特許

J-GLOBAL ID：200903043579531645

不揮発性半導体記憶装置及びその読み出し方法

発明者： 藤原 一郎
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-193077
公開番号（公開出願番号）：特開2000-031435
出願日： 1998年07月08日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】メモリトランジスタ内で電荷蓄積手段が平面的に離散化されたNAND型不揮発性メモリのリードディスターブ特性を改善する。【解決手段】メモリトランジスタM11,...は、基板表面とゲート電極間のゲート絶縁膜内にチャネル形成領域と対向する面内で離散化されている電荷蓄積手段を有する。また、各メモリセル内でメモリトランジスタと並列接続されたバイパストランジスタB11,...と、その複数のゲート電極を共通接続する共通線BPL1,...と、共通線に印加する電圧によりバイパストランジスタを制御する共通線制御手段22とを有する。共通線は、ワード線と兼用してもよい。共通線制御手段22は、データ読み出し時に選択メモリトランジスタのゲート印加電圧より高く、その書き込み状態のしきい値電圧Vth(W) より低い電圧を共通線に印加して、選択NAND列の非選択セル内のバイパストランジスタを導通にする。

請求項（抜粋）：

基板と、当該基板表面に設けられた半導体のチャネル形成領域と、当該チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜内に設けられ、少なくとも前記チャネル形成領域と対向する面内で離散化されている電荷蓄積手段とを有するメモリトランジスタを複数、行列状に配置した不揮発性半導体記憶装置であって、各メモリセル内で前記メモリトランジスタと並列に接続されたバイパストランジスタと、複数の前記バイパストランジスタのゲート電極を共通に接続する複数の共通線と、前記共通線に印加する電圧を制御し、前記バイパストランジスタを導通または非導通にする共通線制御手段とを有する不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 622 E ,  H01L 29/78 371

Fターム (49件)：

5B025AA04 ,  5B025AA07 ,  5B025AC02 ,  5F001AA13 ,  5F001AA14 ,  5F001AA19 ,  5F001AB08 ,  5F001AD17 ,  5F001AD19 ,  5F001AD41 ,  5F001AD52 ,  5F001AD53 ,  5F001AD60 ,  5F001AD61 ,  5F001AD70 ,  5F001AE03 ,  5F001AG02 ,  5F001AG12 ,  5F001AG21 ,  5F001AG23 ,  5F001AG28 ,  5F083EP03 ,  5F083EP07 ,  5F083EP09 ,  5F083EP17 ,  5F083EP18 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP40 ,  5F083EP63 ,  5F083EP68 ,  5F083EP76 ,  5F083GA11 ,  5F083HA02 ,  5F083JA05 ,  5F083JA35 ,  5F083JA53 ,  5F083KA13 ,  5F083KA17 ,  5F083LA10 ,  5F083LA11 ,  5F083LA16 ,  5F083NA01 ,  5F083PR13 ,  5F083PR16 ,  5F083PR21 ,  5F083PR37 ,  5F083PR39