特許

J-GLOBAL ID：200903043597613926

半導体集積回路試験方法

発明者： 新 田 進
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-014206
公開番号（公開出願番号）：特開平9-212383
出願日： 1996年01月30日
公開日（公表日）： 1997年08月15日
要約：

【要約】 (修正有)【課題】 IDDQテストを行う場合のテストパターンの選択において、無駄なテストパターンを除去する。【解決手段】 テストパターンを読み込み(S1)、論理シュミレーションし(S2)、テストパターンステップで新たに故障検出ができるか否かのIDDQ故障検出をチェックし(S3)、これがパターン選択基準を満たしているかどうかのチェックし(S4)、パターン選択基準を満たすような新たな故障検出があれば、そのパターンを選択し(S6)、ステップS8で、既に選択したテストパターンの各々のステップにおける故障検出テーブルを調べ、新たに選択したテストパターンステップの検出故障の集合が、既に選択されたテストパターンだけで検出される故障の集合を包含しているかどうかを調べ、包含する場合それをテストパターン選択リストから削除し、最適化する。

請求項（抜粋）：

機能テストパターンからIDDQテストの測定ポイントを選択することにより試験を行う半導体集積回路試験方法において、既に選択した各々のテストパターンステップによる故障の検出、未検出を示す検出故障テーブルにおいて前記各テストパターンステップだけで検出される検出故障の集合が、新たに選択されるテストパターンステップによる検出故障の集合に包含されるかどうかを調べる判断ステップと、前記判断ステップにおいて、包含していると判断された場合には、その既に選択したテストパターンを無駄と判断して前記パターン選択リストから除去することによって、IDDQテストの測定ポイント数を少なくするステップと、を備えることを特徴する半導体集積回路試験方法。

IPC (3件)：

G06F 11/22 310 ,  G01R 31/317 ,  G06F 11/25

FI (3件)：

G06F 11/22 310 B ,  G01R 31/28 A ,  G06F 11/26 310