特許
J-GLOBAL ID：200903043620690887
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平4-252326
公開番号（公開出願番号）：特開平6-077434
出願日： 1992年08月27日
公開日（公表日）： 1994年03月18日
要約：
【要約】 (修正有)【目的】 高集積化を図りつつ、非選択の強誘電体キャパシタに対するストレスを軽減させ、あるいは動作の安定化を実現した半導体記憶装置を提供する。【構成】 第1のアドレス選択線に制御端子が接続されたスイッチ素子の一端側に共通に一方の電極が接続された複数からなる強誘電体キャパシタを設け、その他方の電極に第2のアドレス選択線を接続して単位記憶回路を構成し、第1のアドレス選択線によりスイッチ素子がオン状態にされたときには第2のアドレス選択線の1つを選択状態にして強誘電体キャパシタに分極が生じるような電圧を与え、残りのアドレス選択線に強誘電体キャパシタに加わる電圧が選択された強誘電体キャパシタに加わる電圧のほぼ半分になるような非選択電位にし、第1のアドレス選択線よりスイッチ素子がオフ状態にされたときには第2のアドレス選択線には強誘電体キャパシタに加わる電圧がほぼ零になるような非選択電位を与える。
請求項（抜粋）：
第1のアドレス選択線に制御端子が接続されたスイッチ素子と、このスイッチ素子の一端側に共通に一方の電極が接続された複数からなる強誘電体キャパシタと、上記複数からなる強誘電体キャパシタの他方の電極にそれぞれ接続された複数からなる第2のアドレス選択線と含む単位記憶回路を備え、第1のアドレス選択線が選択状態にされてスイッチ素子がオン状態にされたときには複数からなる第2のアドレス選択線の中の1つを選択状態にして強誘電体キャパシタに分極が生じるような電圧を与え、残りの第2のアドレス選択線に強誘電体キャパシタに加わる電圧が選択された強誘電体キャパシタに加わる電圧のほぼ半分になるような非選択電位にし、第1のアドレス選択線が非選択状態にされてスイッチ素子がオフ状態にされたときには複数からなる第2のアドレス選択線には強誘電体キャパシタに加わる電圧がほぼ零になるような非選択電位を与えることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 27/108
, G11C 11/22
, H01L 27/04
