特許
J-GLOBAL ID：200903043652128846
ロジック・イベント・シミュレーション
発明者：
出願人/特許権者：
代理人 (1件)：
社本 一夫 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-507236
公開番号（公開出願番号）：特表2003-503800
出願日： 2000年06月28日
公開日（公表日）： 2003年01月28日
要約：
【要約】本発明では、ロジック・シミュレーションの並列処理方法であって、ライン上の信号をある時間期間にわたりビット・シーケンスとして表すステップと、任意の内在的な遅延の評価を含む任意のロジック・ゲートの出力を、所定の一連のビット・パターンへの入力のビット・シーケンスを比較することによって評価するステップと、を含んでおり、その出力が前記時間期間の間に変化したロジック・ゲートは前記ゲート出力の評価の間に真のゲート変化として識別され、前記真のゲート変化だけがファンアウト・ゲートまで伝搬され、この方法の制御は連想メモリ機構において実行され、前記連想メモリ機構は、ロジック・ゲートの状態変化のヒット・リスト・レジスタをコンパイルし、更に、それぞれのヒットに対してアドレスを発生するこの連想メモリ機構の複数応答レゾルバ形成部分を用いることにより、ゲート入力信号の履歴をワード形式で記憶し、前記ヒット・リスト上の結果を後の使用のために出力レジスタに転送する、方法が提供される。本発明は、レジスタ又はヒット・リストの少なくとも一方の分割のセグメント化をすることによって、計算時間を短縮する。更に、本発明は、信号遅延をモデル化することによるライン信号の伝播の処理方法にも関係する。
請求項（抜粋）：
ロジック・シミュレーションの並列処理方法であって、ライン上の信号をある時間期間にわたりビット・シーケンスとして表すステップと、任意の内在的な遅延の評価を含む任意のロジック・ゲートの出力を、所定の一連のビット・パターンへの入力のビット・シーケンスを比較することによって評価するステップと、を含んでおり、その出力が前記時間期間の間に変化したロジック・ゲートは前記ゲート出力の評価の間に真のゲート変化として識別され、前記真のゲート変化だけがファンアウト・ゲートまで伝搬され、この方法の制御は連想メモリ機構において実行され、前記連想メモリ機構は、ロジック・ゲートの状態変化のヒット・リスト・レジスタをコンパイルし、更に、それぞれのヒットに対してアドレスを発生するこの連想メモリ機構の複数応答レゾルバ形成部分を用いることにより、ゲート入力信号の履歴をワード形式で記憶し、前記ヒット・リスト上の結果を後の使用のために出力レジスタに転送する、方法において、 前記ヒット・リストは、別個の走査レジスタにそれぞれが接続されている複数の別個のより小さなヒット・リストにセグメント化されており、それぞれの走査レジスタは、並列に動作して前記結果を前記出力レジスタに転送することを特徴とする方法。
Fターム (3件)：
5B046AA08
, 5B046BA03
, 5B046JA05
