特許
J-GLOBAL ID：200903043664369598
メモリサブシステム
発明者：
,
,
,
,
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-179969
公開番号（公開出願番号）：特開平11-025029
出願日： 1997年07月04日
公開日（公表日）： 1999年01月29日
要約：
【要約】【課題】 高速のデータ送信が可能なメモリシステムを簡単な構成で実現する。【解決手段】 クロック源10と、クロックに同期して動作する少なくとも1つのメモリ13と、メモリとのデータの入出力を制御するコントローラ12と、データ信号線16a と、クロック信号線18と、データストローブ信号線17b とを備え、コントローラ12は書込データを伝送する時にはクロックの変化エッジで書込データを変化させ、メモリ13は読出データを伝送する時には、データストローブ信号の変化エッジで読出データを変化させるメモリサブシステムにおいて、クロック信号線18はクロック遅延回路71を備え、データストローブ信号線17b は、データストローブ遅延回路72を備え、メモリはクロックの変化エッジで書込データを取込むデータ入力回路32を備え、コントローラは、データストローブ信号の変化エッジで読出データを取込むデータ入力回路33を備える。
請求項（抜粋）：
クロックを供給するクロック源と、クロックに同期して動作する少なくとも1つのメモリと、該メモリとのデータの入出力を制御するコントローラと、該コントローラと前記メモリの間でデータ信号を伝送するデータ信号線と、該データ信号線に並行に設けられ、前記メモリへ前記クロックを伝送するクロック信号線と、前記データ信号線に並行に設けられ、前記コントローラへデータストローブ信号を伝送するデータストローブ信号線とを備え、前記コントローラには前記クロック源から前記クロックが供給され、前記コントローラは、前記メモリへ書込データを伝送する時には、前記クロックの変化エッジで前記書込データを変化させ、前記メモリは、前記コントローラへ読出データを伝送する時には、前記データストローブ信号の変化エッジで前記読出データを変化させるメモリサブシステムにおいて、前記クロック信号線は、前記クロックに所定の遅延を生じるクロック遅延回路を備え、前記データストローブ信号線は、前記データストローブ信号に所定の遅延を生じるデータストローブ遅延回路を備え、前記メモリは、受信した前記クロックの前記変化エッジで前記書込データを取込むデータ入力回路を備え、前記コントローラは、受信した前記データストローブ信号の前記変化エッジで前記読出データを取込むデータ入力回路を備えることを特徴とするメモリサブシステム。
IPC (2件)：
G06F 13/16 510
, G06F 13/42 340
G06F 13/16 510 A
, G06F 13/42 340 A
出願人引用 (2件)
-
信号伝送装置
公報種別：公開公報
出願番号：特願平9-148942
出願人：株式会社日立製作所
-
特開昭57-174927
審査官引用 (3件)
-
信号伝送装置
公報種別：公開公報
出願番号：特願平9-148942
出願人：株式会社日立製作所
-
特開昭57-174927
-
特開昭57-174927
引用文献：
前のページに戻る
