特許

J-GLOBAL ID：200903043749460349

半導体装置およびその製造方法

発明者： 市川 俊彦
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-340694
公開番号（公開出願番号）：特開平10-189762
出願日： 1996年12月20日
公開日（公表日）： 1998年07月21日
要約：

【要約】【課題】 同一半導体基板に高電圧および低電圧のNMOSおよびPMOSトランジスタを混在させる半導体装置において、設計自由度が高く、所望の耐圧のMOSトランジスタを最少工程数で製造することを実現する。【解決手段】 P型半導体基板101のMOSトランジスタ形成領域の全てにN型高電圧ウェル105A〜105Dを形成し、素子分離層を形成した上で、高電圧MOSトランジスタのチャネル形成領域110Aと拡大ドレイン領域110BとなるP型不純物領域を形成し、さらに低電圧MOSトランジスタの低電圧ウェル110C,110Dを形成する。その上で、各ウェルにMOSトランジスタを構築する。低電圧MOSトランジスタの製造工程に僅かの工程を付加するだけで、この種の半導体装置の製造が可能となる。また、前記P型不純物領域は素子分離層を目印に形成するため寸法精度が高められ、かつその後における高温熱処理が存在しないために所望の耐圧のMOSトランジスタが得られる。

請求項（抜粋）：

第1導電型の半導体基板上に低電圧MOSトランジスタと第1導電型及び第2導電型の各高電圧MOSトランジスタを備え持つ半導体装置において、前記第2導電型の高電圧MOSトランジスタのチャネル形成領域を含む導電領域と、前記第1導電型の高電圧MOSトランジスタの拡大ドレイン領域を含む導電領域とが前記第1導電型の半導体基板に対して電気的に独立していることを特徴とする半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (2件)：

H01L 27/08 321 F ,  H01L 29/78 301 W

引用特許：

審査官引用 (2件)

• 特開昭56-061159
  
• 特開昭61-088553