特許

J-GLOBAL ID：200903043769550042

強誘電体キャパシタの形成方法

発明者： カン ウン ヨル
出願人/特許権者： ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテッド
代理人 (1件)： 谷 義一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-377707
公開番号（公開出願番号）：特開平11-274406
出願日： 1998年12月29日
公開日（公表日）： 1999年10月08日
要約：

【要約】【課題】 本発明は半導体メモリ素子関し、特にFeRAM(Ferroelectric RAM)のキャパシタ誘電膜で使われる強誘電体薄膜の破壊を防止できる拡散障壁膜を有する半導体素子の強誘電体キャパシタ形成方法の提供。【解決手段】 基板とコンタクトされる下部電極を形成する段階と、上記下部電極の上部にSBT強誘電体薄膜を形成する段階と、上記SBT強誘電体薄膜から外部へ広散される不純物を防止する拡散障壁膜としてSBT薄膜を形成する段階と、上記SBT薄膜を選択蝕刻して上記SBT強誘電体薄膜をオープンさせる段階と、上記オープンされたSBT強誘電体薄膜とコンタクトされる上部電極を形成する段階とを含んでなり、SBT強誘電体キャパシタの拡散障壁膜としてSBT自体またはBi2 O3 を使用する。

請求項（抜粋）：

基板とコンタクトされる下部電極を形成する段階と、上記下部電極の上部にSBT強誘電体薄膜を形成する段階と、上記SBT強誘電体薄膜から外部へ拡散される不純物を防止する拡散障壁膜としてSBT薄膜を形成する段階と、上記SBT薄膜を選択蝕刻して上記SBT強誘電体薄膜をオープンさせる段階と、上記オープンされたSBT強誘電体薄膜とコンタクトする上部電極を形成する段階とを含んでなることを特徴とする半導体素子の強誘電体キャパシタ形成方法。

IPC (2件)：

H01L 27/04 ,  H01L 21/822