不揮発性半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：則近憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平4-072036
公開番号（公開出願番号）：特開平5-274893
出願日： 1992年03月30日
公開日（公表日）： 1993年10月22日
要約：

【要約】【目的】ドレイン側の選択ゲートを持たないNANDセル型EEPROMの読み出し高速化を図る事を目的とする。【構成】NANDセル(NAND1、2)を構成するメモリセルM11〜M41、M12〜M42のビット線BL側のメモリセルM11、M12のドレインは選択ゲートを介することなく直接ビット線BLに接続され、メモリセルM41、M42のソースは選択ゲートS1、S2を介してソース線に接続される。データ読み出しモードにおいて、選択されたメモリセルのあるNANDセルに関して、選択されたワード線には0Vが、他の非選択ワード線にはVccが与えられる。一方、選択されたメモリセルがあるNANDセルとビット線を共有する非選択NANDセルに関しては、非選択NANDセル中の少なくとも一つのメモリセルのワード線に消去時のメモリセルのしきい値電圧より小さい電圧が、他の非選択ワード線には0Vが与えられる。

請求項（抜粋）：

第一伝導型の半導体基板上に、第二伝導型の不純物拡散層によりソース層及びドレイン層が形成され、さらに、第一ゲート絶縁膜、電荷蓄積層、第二ゲートの順に積層され、前記電荷蓄積層と基板との間の電荷の授与により電気的な書換を可能とした不揮発性半導体メモリセルが、複数個直列接続され、かつ、ソース側に選択ゲートトランジスタが直列接続されて構成されたNANDセルが複数個マトリックス状に配列され、NANDセルの一端側のドレインがビット線に接続され、各メモリセルの制御ゲートがワード線に接続されて構成された不揮発性半導体メモリ装置において、読みだし時に、読み出されるNANDセルとビット線を共有する非読み出しNANDセルのビット線コンタクトの一番近くに位置するメモリセルの制御ゲートに、データ消去時のメモリセルトランジスターのしきい値電圧より小さな電位を与える事を特徴とする不揮発性半導体メモリ装置。

IPC (4件)：

G11C 16/06 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (3件)：

G11C 17/00 309 B , H01L 27/10 434 , H01L 29/78 371

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