特許

J-GLOBAL ID：200903043790467546

不揮発性半導体記憶装置および不揮発性メモリ素子

発明者： 徳光 永輔
出願人/特許権者： 財団法人 理工学振興会
代理人 (1件)： 石田 敬 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-253161
公開番号（公開出願番号）：特開2003-068890
出願日： 2001年08月23日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 従来、1トランジスタ型の強誘電体メモリ素子は、強誘電体膜に残留分極が残るために、ゲートに読み出し電圧を印加しても電流値があまり大きくできず、また、データ保持特性が短いという課題があった。【解決手段】 第1電極D、第2電極Sおよび制御電極Gを有する強誘電体ゲートトランジスタMCと、第1電極D、第2電極Sおよび制御電極Gを有する遮断トランジスタMSとを備え、前記強誘電体ゲートトランジスタMCの第1電極Dを前記遮断トランジスタMSの第2電極Sに結合すると共に、該強誘電体ゲートトランジスタMCの制御端子Gおよび該遮断トランジスタMSの制御端子Gを共通に結合するように構成する。

請求項（抜粋）：

複数のワード線と、複数のビット線対と、該各ワード線および該各ビット線対との交差個所にマトリクス状に設けられた複数のメモリセルと、該各ビット線対に接続されたセンス回路と、アドレス信号をデコードして対応するメモリセルに前記ワード線および前記センス回路を介してアクセスするためのデコーダと、前記メモリセルに対するデータの書き込み、読み出しおよび保持に必要とされる電圧を生成する電源回路とを備える不揮発性半導体記憶装置であって、前記各メモリセルは、第1電極、第2電極および制御電極を有する強誘電体ゲートトランジスタと、第1電極、第2電極および制御電極を有する遮断トランジスタとを備え、前記強誘電体ゲートトランジスタの第1電極を前記遮断トランジスタの第2電極に結合すると共に、該強誘電体ゲートトランジスタの制御端子および該遮断トランジスタの制御端子を共通に結合したことを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  G11C 11/22 503 ,  H01L 27/105 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

G11C 11/22 503 ,  H01L 29/78 371 ,  H01L 27/10 444 A

Fターム (21件)：

5F083FR05 ,  5F083FR06 ,  5F083FR07 ,  5F083GA21 ,  5F083JA02 ,  5F083JA05 ,  5F083JA13 ,  5F083JA15 ,  5F083JA17 ,  5F083JA19 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083LA03 ,  5F083LA05 ,  5F101BA62 ,  5F101BB04 ,  5F101BD10 ,  5F101BD22 ,  5F101BE02