特許

J-GLOBAL ID：200903043822670772

メモリ制御装置

発明者： 黒田 剛毅 ,  西川 幸伸 ,  上坂 靖
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願平5-309335
公開番号（公開出願番号）：特開平7-160569
出願日： 1993年12月09日
公開日（公表日）： 1995年06月23日
要約：

【要約】 (修正有)【目的】 不揮発性メモリのデータ書き込み時間を大幅に短縮可能とする。【構成】 FIFOメモリ部102に記憶されたブロック毎のデータに対応するブロックのアドレスを記憶するアドレスバッファ部104と、ホストからのライト要求がある毎に、その対象となるブロックのアドレスと、アドレスバッファ部104に記憶されたブロックのアドレスとを比較し、同一ブロックのアドレスが存在しない場合は、そのライト要求が指すブロックを消去する消去制御部106と、またFIFOメモリ部102が出力すべきデータに対応するブロックのアドレスと、同一ブロックのアドレスがアドレスバッファ部104にもう1つ存在するかどうかを判定するアドレス比較部105と、アドレス比較部105が同一ブロックのアドレスがアドレスバッファ部104に存在すると判断したとき、FIFOデータ記憶手段から1ブロック分のデータを読み出し廃棄する書き込み制御部108とを備えたことを特徴とするメモリ制御装置。

請求項（抜粋）：

書込みの際に消去を必要としブロック単位で消去可能なフラッシュメモリチップを制御するメモリ制御装置であって、ホストからライト要求によるブロック毎のデータとアドレスが順に書き込まれ、複数ブロック分のデータとアドレスを記憶し、書き込まれた順に出力するFIFO記憶手段と、ホストからのライト要求がある毎に、そのライト要求が指すブロックを消去する消去手段と、FIFO記憶手段から1ブロック分のデータを読み出して対象となる消去済みのブロックに書き込む書き込み制御手段と、を備えたことを特徴とするメモリ制御装置。

IPC (2件)：

G06F 12/00 560 ,  G11C 16/06

FI (2件)：

G11C 17/00 510 C ,  G11C 17/00 530 B